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请问如何在单独的FPGA中的两个GTP收发器的TXOUTCLK之间获得一致的相位偏移？	杨悟牛 2020-8-28	73158	杨悟牛 08-28 06:22
设计Artix-7中的双向ddr i/o电路时序约束失败的原因是什么？	李响 2020-8-28	52243	李响 08-28 06:14
xadc增益/偏移在sim中全部为零的解决办法?	郭武莱 2020-8-28	31763	郭武莱 08-28 06:11
MIPI D-PHY V3.1问题的解决办法？	王俊 2020-8-27	22317	王俊 08-27 17:33
DDR4复位偏差要求是什么？	李猛 2020-8-27	31970	李猛 08-27 17:10
PCIe资源Kintex7可以只使用一个PCIe Gen 2吗？	贾伟刚 2020-8-27	21452	贾伟刚 08-27 16:42
如何查询有关Zynq的DCM？	廖漳彩 2020-8-27	11523	廖漳彩 08-27 16:17
带有双千兆以太网控制器的低成本FPGA请问7系列有这样的芯片吗？	唐晓莉 2020-8-27	82323	唐晓莉 08-27 15:59
如何查询7系列FPGA中MMCM的最小相位分辨率？	廖漳彩 2020-8-27	31900	廖漳彩 08-27 15:32
如何让XMOD与PS端一起工作并在终端中打印值？	庞哲 2020-8-27	71219	庞哲 08-27 15:28
使用Zynq PL结构时钟驱动代码没有反应是为什么？	王竹 2020-8-27	22544	王竹 08-27 15:09
在UG***中，为DQ / DQS网络和CK寻址/控制指定了偏移限制？	吴樵 2020-8-27	31083	吴樵 08-27 15:00
从Virtex 7到13.1 Gbps的连接器所需的MGT信号所需的最佳走线路由？	苏笛笛 2020-8-27	51051	苏笛笛 08-27 13:43
怎样才能在合理的偏斜范围内重置每个FF?	刘颖 2020-8-27	31574	刘颖 08-27 11:45
Nexys DDR 4实现错误SDK的解决办法？	姜雨孜 2020-8-27	1808	姜雨孜 08-27 11:35
应该驱动USRCCLKO以启用CFGMCLK输出吗？	刘倩 2020-8-27	72405	刘倩 08-27 10:21
当片占用太多时，VDMA MM2S停止怎么解决？	张淑兰 2020-8-27	41541	张淑兰 08-27 10:13
bramip上是否有扫描输入和扫描输出引脚，或者我应该使用bramcontroller和接口吗？	杨伟 2020-8-27	41715	杨伟 08-27 09:33
如何查看ADC是否正确采样了数据？	王桂荣 2020-8-27	84185	王桂荣 08-27 08:34
请问早期通电状态下io引脚的状态是什么？	宫素香 2020-8-27	61457	宫素香 08-27 08:31
如何与具有两个IO的SRAM具有相同的时钟输出频率？	李朝 2020-8-27	51612	李朝 08-27 07:38
为什么我们需要很少的Vccint引脚用于芯片而不仅仅是1个引脚？	刘建国 2020-8-26	11808	刘建国 08-26 15:33
每个引脚的最大范围是-300mV到2.1V还是大约0V到1.8V？	杨涛 2020-8-26	11453	杨涛 08-26 15:20
Arty是否有可能不支持ILA调试？	李丽虹 2020-8-26	21741	李丽虹 08-26 15:20
请问如何初始化PLL_WITH_DRP？	廖阿朋 2020-8-26	22635	廖阿朋 08-26 15:13
如何将脉冲重新置于FPGA逻辑？	李雨晨 2020-8-26	31685	李雨晨 08-26 15:09
难以重命名PicoBlaze程序的解决办法？	王林 2020-8-26	23106	王林 08-26 15:06
即使显示rxidle活动，也未检测到SATA OOB COMINIT的解决办法？	李咏祥 2020-8-26	21480	李咏祥 08-26 15:03
vivado设备视图与包视图相反？	王苑苑 2020-8-26	51987	王苑苑 08-26 14:56
HR / HP bank中的7系列LVDS输入延迟的解决办法？	李铭冠 2020-8-26	32431	李铭冠 08-26 14:43