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[问答] 如何将脉冲重新置于FPGA逻辑?
33 xilinx 脉冲
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我有一个CPLD和一个FPGA
CPLD向FPGA发送时钟
我还需要一个触发信号去FPGA,但我的引脚用尽了。
在发送它作为FPGA中的触发脉冲之前,我已经想到了CPLD中的时钟信号脉冲。
然后,我将脉冲重新置于FPGA逻辑中,然后将此时钟输入PLL以生成系统时钟
这是一个学校项目,但我不确定这是否会奏效。
谁能给我建议这个想法是否有效?
如果没有,你能说出理由吗?
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2020-8-26 15:09:45   评论 分享淘帖 邀请回答

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3个回答
嘿@ student410
我有一个CPLD和一个FPGA。
CPLD向FPGA发送时钟。
到现在为止还挺好 ...
我还需要一个触发信号去FPGA,但我的引脚用尽了。
在什么之后,一个时钟引脚?
在发送它作为FPGA中的触发脉冲之前,我已经想到了CPLD中的时钟信号脉冲。
然后,我将脉冲重新置于FPGA逻辑中,然后将此时钟输入PLL以生成系统时钟。
什么是触发器?
根据你的第二句话,你已经在FPGA上有了时钟,因此将它提供给FPGA内部的PLL可能很好(假设时钟满足PLL要求)。
这是一个学校项目,但我不确定这是否会奏效。
谁能给我建议这个想法是否有效?
如果没有,你能说出理由吗?
我认为您需要更详细地描述项目,特别是触发器的内容以及CPLD和FPGA应该做什么。
最好,
赫伯特
--------------是的,我这样做是为了好玩!
嘿@ student410
我有一个CPLD和一个FPGA。
CPLD向FPGA发送时钟。
到现在为止还挺好 ...
我还需要一个触发信号去FPGA,但我的引脚用尽了。
在什么之后,一个时钟引脚?
在发送它作为FPGA中的触发脉冲之前,我已经想到了CPLD中的时钟信号脉冲。
然后,我将脉冲重新置于FPGA逻辑中,然后将此时钟输入PLL以生成系统时钟。
什么是触发器?
根据你的第二句话,你已经在FPGA上有了时钟,因此将它提供给FPGA内部的PLL可能很好(假设时钟满足PLL要求)。
这是一个学校项目,但我不确定这是否会奏效。
谁能给我建议这个想法是否有效?
如果没有,你能说出理由吗?
我认为您需要更详细地描述项目,特别是触发器的内容以及CPLD和FPGA应该做什么。
最好,
赫伯特
2020-8-26 15:32:14 评论

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您好@hpoetzl,
在什么之后,一个时钟引脚?
哈!
不,我的CPLD还有很多其他引脚。
我使用CPLD访问JTAG链,例如用于开发的板载编程pod,为FPGA加载闪存,以及用作系统读写的命令/控制。
问题是我没有任何备用引脚到FPGA。
什么是触发器?
根据你的第二句话,你已经在FPGA上有了时钟,因此将它提供给FPGA内部的PLL可能很好(假设时钟满足PLL要求)。
触发器用于启动FPGA中的状态机进程,该进程在PC询问时读取状态。
是的,我有FPGA上的时钟,但我将修改此时钟以移除(屏蔽)一个脉冲,以便为FPGA提供触发输入。
一旦进入FPGA,该脉冲将使用逻辑返回,以便在进入PLL之前将时钟信号重新组合在一起。
如果这个时钟修改方案不起作用,我会很乐意详细介绍。
PLL可以由逻辑驱动(重建时钟信号)而不是直接来自具有时钟功能的引脚吗?

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