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电子发烧友论坛|
嗨，
我有一个designin，我需要在bram和some寄存器之间插入扫描链。 例如，我会遵循以下结构： jtag-tap ---> bram ---> reg0 ---> reg1 --->。 。 ---> REGN ---> JTAG抽头。 我有三个问题： 1）bramip上是否有扫描输入和扫描输出引脚，或者我应该使用bramcontroller和接口吗？ 2）Jtag To Axi Master是一个jtag tap for axi接口吗？ 3）如果无法实现此解决方案，我如何使用Vivado Ip Integrator执行此操作？ 谢谢。 
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4个回答
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所以，真的不清楚你想要完成什么。
“扫描链”的概念并不存在于FPGA中。 是的，有用于加载比特流和执行其他选项的序列化管理结构，但它们不是（至少直接）用户可访问的。 所以我不明白你的意思是“我需要插入扫描链......” - 出于什么原因。 BRAM绝对没有SCAN_IN / SCAN_OUT - 再次，因为FPGA中没有扫描链; 扫描链是ASIC测试功能...... 至于你关于AXI主机和IP集成商的其他问题，你需要描述你需要做什么吗？ 您是否尝试从PC实时访问BRAM的值？ Avrum |
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然后我会更好地解释它：
我的目的是在实现后创建一个用于调试核心的结构。 因此，我需要在一些核心寄存器和bram，JTAG兼容之间创建一个“扫描链”，以便在核心管道中注入值，从核心的正常运行流中注入。 现在为了简化这项工作，我问你用ip core实现这个的更好方法。 可能吗？ |
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在大多数情况下，您还没有真正提供更多信息。
你仍然告诉我们你想做什么，而不是你想做什么。 如果你想“调试”核心，FPGA中已经有一些机制可以帮助调试; Vivado ILA和VIO核心是少数几个。 还有一些内核可以插入AXI系统，将操作注入网络。 但这些都不是“扫描链”，而是传统意义上的“JTAG兼容”。 它们使用Vivado和目标板之间的JTAG连接，但使用具有Xilinx专有格式的定制JTAG寄存器与内核连接。 即使有这些，你也不能“注入核心......正常的核心运行流”。 具体来说，BRAM有两个且只有两个端口（A和B端口，假设RAM是双端口的） - 没有其他机制可以访问RAM的内部，并且没有“扫描”机制。 Avrum |
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只有小组成员才能发言，加入小组>>
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