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[问答] 请问早期通电状态下io引脚的状态是什么?
17 xilinx IO引脚
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我在我的项目中使用xc7z020-clg484。
早期上电状态下IO引脚的状态是什么?
我期待所有IO引脚都处于高阻态,直到我在程序中用逻辑低电平或逻辑高电平初始化它?
谢谢&
问候
卡萨拉加内什
0
2020-8-27 08:31:45   评论 分享淘帖 邀请回答
6个回答
@ganeshpatel取决于PUDC_B引脚。
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----------------没有一个愚蠢的问题。
随意问,但快速搜索,以确保它还没有得到解答。
保持对话,获得Kudos和Accept Solution。
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在原帖中查看解决方案
2020-8-27 08:38:44 评论

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@ganeshpatel取决于PUDC_B引脚。
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----------------没有一个愚蠢的问题。
随意问,但快速搜索,以确保它还没有得到解答。
保持对话,获得Kudos和Accept Solution。
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2020-8-27 08:52:48 评论

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我很感谢能给我答复。
但我希望我的所有IO引脚都应处于高阻态,直到我发出命令或我被迫逻辑低或逻辑高...... ??谢谢&
问候卡萨拉加内什
2020-8-27 08:58:36 评论

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如果要控制所有引脚的IO状态,可以放置BUFIO。
7系列HDL库指南(UG953)的第202页显示了它的工作原理.https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_2/ug953-vivado-7series-libraries.pdf您可以拥有全局(
在你的设计中)三态信号进入你的所有IO以保持它们在高z中,直到你准备好驱动它们。
(注意:输入实际上是高z)。
2020-8-27 09:16:54 评论

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ganeshpatel写道:但我希望我的所有IO引脚都应该处于高阻态,直到我发出命令或我被迫逻辑低或逻辑高......?
在您的输出上使用OBUFT并将其置于三态
请记住遵循数据表中提到的电源排序:
建议的上电顺序为VCCPINT,然后是VCCPAUX和VCCPLL,然后PS VCCO供电(VCCO_MIO0,VCCO_MIO1和VCCO_DDR)以实现最小电流消耗并确保I / O在上电时为3。
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----------------没有一个愚蠢的问题。
随意问,但快速搜索,以确保它还没有得到解答。
保持对话,获得Kudos和Accept Solution。
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2020-8-27 09:31:17 评论

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建议的上电顺序为VCCPINT,然后是VCCPAUX和VCCPLL,然后PS VCCO供电(VCCO_MIO0,VCCO_MIO1和VCCO_DDR)以实现最小电流消耗并确保I / O在上电时为3。
推荐的PL上电顺序为VCCINT,VCCBRAM,VCCAUX和VCCO,以实现最小电流消耗,并确保I / O在上电时为3。
有关详细信息,请参阅http://www.xilinx.com/support/documentation/data_sheets/ds187-XC7Z010-XC7Z020-Data-Sheet.pdf第8页。
_______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。
因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。
2020-8-27 09:48:01 评论

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