完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我在Artix7上使用带DRP的PLL。
用于时钟合成的PLL重配置工作正常。 RST用于重新配置。 因此,简单的RESETN断言不会初始化PLL。 我需要一种初始化PLL的方法来恢复具有初始值的所有寄存器。 请教我怎么做。 |
|
相关推荐
2个回答
|
|
复位不会复位PLL内的任何配置设置(配置存储单元)。
否则,复位后PLL不会以编程设置重启。 DRP在复位期间处于活动状态。 通过DRP进行的任何修改都将是“粘性的”,因为您正在更改配置存储器单元。 |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1136浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
447浏览 1评论
2002浏览 0评论
726浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-22 10:52 , Processed in 1.467741 second(s), Total 78, Slave 62 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号