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[问答] 如何与具有两个IO的SRAM具有相同的时钟输出频率?
34 SRAM FPGA
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我们有一个设计要求,我们使用了2个SRAM。
当我们从一个SRAM读取数据时,我们将数据写入另一个SRAM并继续N个周期。
到目前为止,SRAM的时钟是使用MMCM从FPGA生成的,并且使用单个IO线,它连接到两个SRAM。
考虑到PCB布局的困难(因为我们使用的是512k x 36个SRAM - 每个SRAM有36条数据线和19条地址线),建议两个SRAM具有相同的时钟频率,但有两个IO。
请帮助我们继续最近的方法。
我需要输入这些用于FPGA实现以及PCB上的布线。
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2020-8-27 07:38:50   评论 分享淘帖 邀请回答

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5个回答
嘿@kumarmurugan
如果您有两个IO而不是一个用于时钟输出,那么FPGA侧将没有太大差异。
但是当您重新设计时(至少这是我所理解的),确保每个SRAM位于单独的(最好是专用的)IO模块上以改善切换和时序可能是个好主意。
希望这可以帮助,
赫伯特
--------------是的,我这样做是为了好玩!
早期的框图是错误的......
请找到修改过的。
2020-8-27 08:08:03 评论

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@kumarmurugan
感谢您的更新,但我已经假设您有两个SRAM(SRAM1和SRAM2),而不是一个连接两个时钟输入的SRAM。
最好,
赫伯特
--------------是的,我这样做是为了好玩!
喜@ kumarmurugan
HI Kumar,您能否在抽象层面告诉我如何在FPGA和两个sram模块之间实现同步。
重新设计PCB布线,这完全取决于您如何设计PCB堆栈和重新分级PCB指南线,请参阅https://www.xilinx.com/support/documentation/user_guides/ug483_7Series_PCB.pdf。
谢谢&
Regrads
s.chandra sekhar
2020-8-27 08:27:05 评论

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@csattarHi
基本上FPGA和所有外设决定以200MHz运行。
SRAM读/写将发生在管道激情中。
SRAM之间的读/写地址都不匹配。
但它将是一个顺序读/写操作。
并且在一个周期内没有在同一SRAM中读/写(周期意味着说N个时钟周期)。
就像SRAM 1用于读取时那样,SRAM 2用于在下一个周期中写入数据,反之亦然。
2020-8-27 08:39:14 评论

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