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大家好，
我在使用Arty（Artix 7 FPGA）进行调试时遇到了一些麻烦。 背景： 我使用ILA在Zybo（Zynq）和Nexys 4 DDR（也是Artix 7）上调试我的程序，一切正常。 我使用与以前相同的程序在Arty板上调试稍微不同的程序，但没有成功...... 将比特流编程到FPGA时收到的消息： 警告：[Labtools 27-3123]在用户扫描链1或3处未检测到调试集线器核心。解决方案：1。确保连接到调试集线器（dbg_hub）内核的时钟是自由运行时钟且处于活动状态OR2。 使用-e“set xsdb-user-bscan”手动启动hw_server以检测用户扫描链2或4处的调试集线器。要确定用户扫描链设置，请打开已实现的设计并使用：get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]。 警告：[Labtools 27-1974]设备xc7a35t_0中编程的设计与探测文件D之间不匹配：/Vivado_files/Arty_12960_FSM_ILA_2015/Arty_12960_FSM_ILA_2015.runs/impl_1/debug_nets.ltx。设备设计有0个ILA核心和0 VIO核心。 探针文件有1个ILA内核和0个VIO内核。分辨率：1。使用正确的编程文件和相关的探针文件OR2重新编程设备。 转到设备属性并将正确的探针文件与已在设备中编程的编程文件相关联。 我在Vivado Design Suite 2015.4和2017.2上都尝试过相同的程序。 我验证了编程是使用正确的比特流和探测文件。 Arty是否有可能不支持ILA调试？ 我在网上找不到任何东西。 提前致谢！ 
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2个回答
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检查警告消息中给出的步骤
连接到dbg_hub的时钟网络由工具根据调试核心配置和连接自动选择。 但是，您可以通过修改XDC中的“connect_debug_port”命令来更改此时钟网络。 以下是可能的原因和解决方案： 1.连接到dbg_hub的时钟是一个非自由运行的时钟。 要检查哪个时钟网连接到dbg_hub，请在Vivado GUI中执行以下步骤：打开Synthesized design或Implemented design - >右键单击网表层次结构中的dbg_hub核心并选择“Schematic” - >双击“clk” 销 如果此时钟是非自由运行的时钟，请通过在XDC中修改此命令将其更改为空闲时钟：connect_debug_port dbg_hub / clk [get_nets] 时钟是一个自由运行的时钟，但这个时钟网的信号完整性并不好。 检查电路板上此时钟信号的质量是否良好。 这个问题的一个例子是如果子卡连接器未紧密插入（时钟来自子卡）。 3.尝试使用警告消息中提到的第二个解决方案，即使用其他用户扫描链编号。 例如，以下是更改为使用扫描链编号2的步骤： 将dbg_hub核心的C_USER_SCAN_CHAIN属性更改为2.有关如何更改此属性，请参阅（UG908）。 在Windows命令提示符或Linux上的终端上手动启动hw_server：hw_server -e“set xsdb-user-bscan 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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感谢您的快速回复！
我不确定自由运行时钟的确切定义是什么。 我使用了“时钟向导”的输出时钟（附图中的clk_out1），这与我之前在Zybo和Nexys的调试中使用的时钟相同（成功）。 2.“检查电路板上此时钟信号的质量是否良好。此问题的一个例子是子卡连接器未插入（时钟来自子卡）。” 这是一块新板，我认为它没有损坏。 你建议用示波器测量时钟吗？ 我按照建议完成了，但我不确定如何继续。 我知道我需要在编程设备之前输入命令。 但接下来我该怎么办？ 手动连接connect_hw_server后，没有选项对设备进行编程，它表示设备已关闭（第二张图片）。 注意第二个警告： “器件设计有0个ILA内核和0个VIO内核。探测文件有1个ILA内核和0个VIO内核。” 这就是为什么我认为使用Arty进行调试存在问题，它说设备设计有0个ILA内核（即使我遵循了之前对我有用的相同程序）。 再次感谢您的帮助。 |
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