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电子发烧友论坛
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大家好
谢谢你的帖子。 由于这个帖子/帖子没有活动，我没有花任何时间用它，因此，Iended up忽略了帖子。 但是，我非常感谢重新获得的兴趣。 关于这个问题，我已经设法解决了这个问题，Vivado提出了类似于@ chapman指出的警告。 在附件中，您将找到我最终用于阅读此帖子的其他人的最终/工作版本。 在原帖中查看解决方案 TopModule.vhd 3 KB |
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没有CFGMCLK可以独立工作.CFMCLK是另一个可以使用环形振荡器的端口。
谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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感谢您的回复。
在我附加的测试设计中，是否应该对STARTUPE2实例进行任何更改？ 请记住，目标只是使用内部振荡器而不是原语支持的其他功能。 也许，这只是一个简单的错字，你的意思是CFGCLK吗？ 还是有另一个提供CFMCLK端口的原语？ |
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@aobeid CFGMLCK是一个来自片上振荡器的自由运行时钟。
标称值为50MHz，但变化范围很广，数据表中没有规定 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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只是为了让您知道我刚刚在设计中为Spartan-7器件设置了一个STARTUPE2原语，我可以看到CFGMCLK输出中出现了~67MHz的时钟（即我已将该端口连接到输出引脚并具有范围
连接到它）。 CFGCLK输出永久为高，但由于我没有启用'持久模式'，这是合理的。 我认为通过让EOS参与，你在测试案例中会让事情变得复杂化。 但是，考虑到将输入连接到STARTUPE2原语的方式，这也让我想知道是否已阻止设备完成启动。 具体来说，您似乎正在驾驶DONE pinLow。 这是我如何连接我的STARTUPE2原语，以便我的DONE引脚仍然像往常一样变高。 至少通过这种方式，您仍然可以查看设备是否已配置。 启动：STARTUPE2 通用地图（PROG_USR =>“FALSE”， SIM_CCLK_FREQ => 0.0） 端口映射（CFGCLK => cfgclk， - 配置时钟仅在主模式下启用了持久性 CFGMCLK => cfgmclk， - ~65MHz输出 EOS =>打开， - 启动序列结束 PREQ => open， - 如果PROG_USR属性为TRUE，则为PROGRAM_B引脚信号 CLK =>'0'， - 用户启动时钟 GSR =>'0'， - 在大多数应用中应该低电平 GTS =>'0'， - 在大多数应用中应该低电平 KEYCLEARB =>'1'， - 低电平有效输入，用于清除AES Decrypter键 PACK =>'0'， - 仅在PROG_USR属性为TRUE时才有效 USRCCLKO =>'0'， - 用于驱动CCLK引脚的时钟输入（例如，访问闪存） USRCCLKTS =>'0'， - 低可使CCLK引脚以USRCCLKO值驱动 USRDONEO =>'1'， - 用于驱动DONE引脚的输入 USRDONETS =>'0'）; - 低可使DONE引脚以USRDONEO值驱动 Ken Chapman英国Xilinx主要工程师 |
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2020-8-27 11:39:58
评论
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大家好
谢谢你的帖子。 由于这个帖子/帖子没有活动，我没有花任何时间用它，因此，Iended up忽略了帖子。 但是，我非常感谢重新获得的兴趣。 关于这个问题，我已经设法解决了这个问题，Vivado提出了类似于@ chapman指出的警告。 在附件中，您将找到我最终用于阅读此帖子的其他人的最终/工作版本。 TopModule.vhd 3 KB |
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只有小组成员才能发言，加入小组>>
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