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使用Vivado 2017.1出现错误的解决办法？	赵文平 2020-8-18	33562	赵文平 08-18 09:50
怎么禁用Aurora IP Core 8B / 10B中的时钟补偿功能？	吴樵 2020-8-18	31938	吴樵 08-18 09:43
请问如何在Artix-7 FPGA之间实现DDR差分信令？	楚红梅 2020-8-18	31459	楚红梅 08-18 09:34
运行PCIe设计时，可以使用普通电源作为VC707的外部电源吗？	王雪 2020-8-18	11497	王雪 08-18 09:25
求FPGA 7系列的内部或外部端接？	潘务单 2020-8-18	43813	潘务单 08-18 09:12
无法注册HDMI TX中断处理程序HDMI TX TX初始化错误？	高敏兰 2020-8-18	71581	高敏兰 08-18 08:38
请问如何在同一家银行中限制IDELAYE2和IBUFDS？	王晗 2020-8-18	12412	王晗 08-18 08:28
在哪里可以找到Avery BFM文件？	张鑫 2020-8-18	41824	张鑫 08-18 07:25
求KC705 ucf文件？	江孟琢 2020-8-18	202094	江孟琢 08-18 06:07
在Artix fpga上实现TMRmodule的方法？	叶恒 2020-8-17	51385	叶恒 08-17 10:49
UG483中指定的去耦电容是否足够？	朱晓妤 2020-8-17	12361	朱晓妤 08-17 10:48
如何在同一个库中使用四个Selectio Wizard从四个不同的通道中捕获数据？	刘佳 2020-8-17	21785	刘佳 08-17 10:31
在IP打包后出现真正的双端口BRAM问题的解决办法？	高颖 2020-8-17	22257	高颖 08-17 10:31
使用FPGA来实现FC协议的方法？	徐依妮 2020-8-17	22480	徐依妮 08-17 10:28
求差分输入和输出的时钟资源？	郑尧 2020-8-17	22498	郑尧 08-17 10:25
在特定PC上实现时出现奇怪时序的解决办法?	陈洁 2020-8-17	31834	陈洁 08-17 10:19
如何调整IODELAY的延迟值？	任迎新 2020-8-17	44775	任迎新 08-17 10:15
LVDS引脚位置是怎样的？	徐冬蕾 2020-8-17	31252	徐冬蕾 08-17 10:13
如何根据我的原理图修改我的设计？	张立 2020-8-17	31381	张立 08-17 10:13
如何在裁剪模式下设置aperture_start_pixel？	李雪萧 2020-8-17	21455	李雪萧 08-17 10:10
如何使用不同的时钟进行调试？	柳杨 2020-8-17	53640	柳杨 08-17 10:04
如何将两个Aurora项目合并在一起？	张立 2020-8-17	42910	张立 08-17 09:59
如何保持VCCO开启？	张建军 2020-8-17	2971	张建军 08-17 09:14
在IBERT GUI中，如果我将DWELL BER设置为1e-5是什么意思？	张丹 2020-8-17	23274	张丹 08-17 09:13
tcl脚本属于UG480，XADC参考设计不会创建项目文件?	王官君 2020-8-17	8985	王官君 08-17 09:04
Artix-7和Kintex-7对时序收敛的影响？	龙献益 2020-8-17	94186	龙献益 08-17 08:40
同步从一个时钟域到另一个时钟域的多位信号怎么实现？	陈存楼 2020-8-17	31847	陈存楼 08-17 07:48
请问如何配置OSD寄存器？	李雪萧 2020-8-17	51461	李雪萧 08-17 07:16
如何在K7上运行HDMI2.0和DP设计？	李汉荣 2020-8-14	12116	李汉荣 08-14 10:09
如何在XC7k325t-2 FPGA中实现6G-SDI的参考设计？	赖文文 2020-8-14	13104	赖文文 08-14 10:05