完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
S，
根据家庭（Artix，Kintex，Virtex，Zynq）和LVDS类型（18,25），某些规则适用。 请参阅SelectIO用户指南。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
对不起，但我告诉过你这个UG471“SelectIO用户指南”。
你的答案没有解释。 好的，从第91页的UG471中得知： LVDS I / O标准仅适用于HP I / O bank。 当实现可选的内部差分干扰（DIFF_TERM = TRUE）时，它需要VCCO以1.8V的电压输出和输入.LVDS_25 I / O标准仅适用于HR I / O bank。 当实现可选的内部差分干扰（DIFF_TERM = TRUE）时，它需要VCCO以2.5V的功率输出和输入。 和第92页： 在I / O bank中具有差分输入（例如LVDS和LVDS_25）是可接受的，这些输入的电压电平不是这些标准输出所需的标称电压（LVDS输出为1.8V，LVDS_25输出为2.5V）。 但是，必须满足以下条件：•不使用可选的内部差分端接（DIFF_TERM = FALSE，这是默认值）。•输入引脚上的差分信号满足特定的推荐工作条件表中的VIN要求 器件系列数据手册。•输入引脚上的差分信号满足特定器件系列数据手册中相应LVDS或LVDS_25 DC规范表中的VIDIFF（最小值）要求。•对于双向配置的HR I / O bank，内部差分 始终使用终止。 Thelast短语告诉我，在没有外部Rdiff终端的情况下，我可以将Kintex-7中的HR库用于任何Vadj电压的FMC连接器吗？ 这最终是我在找什么？ |
|
|
|
|
|
sanyahill写道：
Thelast短语告诉我，在没有外部Rdiff终端的情况下，我可以将Kintex-7中的HR库用于任何Vadj电压的FMC连接器吗？ 这最终是我在找什么？ 如UG中所述，要使内部终端（DIFF_TERM）可用，Bank Voltage需要与正在使用的IO标准相匹配。 即 1.对于HP Bank，LVDS应为1.8V 2.对于HR银行，LVDS_25应为2.5V 如果您不能为HP提供1.8V或为HR提供2.5V，您仍然可以连接LVDS信号，只要您遵循提到的警告，其中一个是“无内部终止”可用。 查看此ARhttps：//www.xilinx.com/support/answers/43989.html，这将使您更好地理解 从我看来，我相信你计划设计一个FMC卡。 如果可以，它将有助于并且更容易解释 指定您指的是哪个评估板 您的FMC卡包含哪些内容，即您计划使用哪种IO标准与FPGA接口（Bank＃＆amp; Part＃）以及为什么VADJ会成为您关心的问题 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
|
|
|
|
|
好的，谢谢！AR＃43989中的表格 - 是我大部分问题的最佳答案。
我对你的问题的答案是：1）我指的是AC701，KC705，ZC706，ZC702 Evals2）我想从多个标准中使用很多FMC卡，因为FMC标准允许它。 根据AR＃43989的表格，虽然Xilinx电路板可以控制Vadj，但FMC连接器仅连接到HP和HR组。 在这些用于LVDS的存储体中，只需要一个标称电压（1.8和2.5）。 因此，如果FMC夹层需要Vadj 1.8 V并且它连接到HR bank，LVDS将无法工作（仅接收并且甚至需要外部端接）。 相反，ZC702板将FMC连接到HP Bank。 如果夹层需要Vadj 2.5V，LVDS将无法获得。 虽然这与标准不矛盾！因此它几乎失去了所有的多功能性！我是对的？在使用7系列FPGA开发电路板时，我应该意识到FMC夹层选择的局限性。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
758浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
547浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
369浏览 1评论
1965浏览 0评论
684浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3295
评论
淘帖
3017
