求KC705 ucf文件？

嗨@ hirailyassahi，
输入信号“数据”保持未连接状态。
如果您不需要，请在端口中对其进行评论。
你的代码应该是这样的：
module lfsr（data，out，// counterenable的输出，// enableclk_p的启用，// clock inputclk_n，reset // reset input）; // ----------输出端口----
----------输出[7：0] out; // ------------输入端口--------------输入[
7：0]数据;输入使能，clk_p，clk_n，reset; // ------------内部变量-------- wire clk_in，clk; reg [7：0]
out; wire linear_feedback;
IBUFGDS＃（。DIFF_TERM（“FALSE”），//差分终止.IBUF_LOW_PWR（“TRUE”），//低功率=“TRUE”，最高性能=“FALSE”.IOSTANDARD（“DEFAULT”）//指定I
/ O此缓冲区的标准）IBUFGDS_inst（.O（clk），//时钟缓冲输出.I（clk_p），// Diff_p时钟缓冲输入.IB（clk_n）// Diff_n时钟缓冲输入）;
// ------------- Code Starts Here ------- assign linear_feedback =！（out [7] ^ out [3]）; always @（posedge clk）if（reset
）start // active high resetout end else if if（enable）beginout out [4]，out [3]，out [2]，out [1]，out [0]，linear_feedback}; end endmodule
为clk_p和clk_n应用引脚约束。
谢谢，Arpan
--------------------------------------------------
--------------------------------------------请注意 - 请注明
如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K--
--------------------------------------------------
---------------------
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------
在原帖中查看解决方案

嗨@ hirailyassahi，
请仔细阅读以下链接的附录-C（第81页起）
http://www.xilinx.com/support/documentation/boards_and_kits/kc705/ug810_KC705_Eval_Bd.pdf
相应地转换Xilinx ISE的约束。
如果您需要帮助，请告诉我们。
谢谢，Arpan
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------

您可以使用系统时钟作为时钟，按钮用于复位，拨码开关用于启用，LED用于输出。请参阅上面的链接了解ucf约束。
--------------------------------------------------
---------------------------------------------请将帖子标记为
如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。

嗨，如果您希望对输入输出引脚进行位置约束，并且您不确定语法，那么简单的方法是在Planahead中打开设计并选择GUI类型作为I / O规划。
在这里，您可以设置引脚约束以及IO标准。-Shreyas
--------------------------------------------------
--------------------------------------------尝试搜索你的答案
在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题，请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉（右边提供的星号）
并回复.----------------------------------------------
------------------------------------------------

我需要8位并行数据作为输出。
我应该使用哪个引脚？

嗨@ hirailyassahi，
如果您想连接LED，请浏览我之前回复中提到的第53页和第96页链接。
谢谢，Arpan
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------

输入数据怎么样？

嗨@ hirailyassahi，
有4个GPIO DIP开关，5个方向按钮和3个旋转开关。
请根据您的要求限制它。
谢谢，Arpan
--------------------------------------------------
--------------------------------------------请注意 - 请注明
如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K--
--------------------------------------------------
---------------------
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------

你能告诉我如何将8位输入数据分配给任何一个开关？

嗨@ hirailyassahi，
您必须将每个位分配给各个开关。
我没有在代码中看到任何输入数据的使用。
谢谢，Arpan
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------

请检查这是正确的吗？
NET“启用”LOC = Y29 |
IOSTANDARD =“LVCMOS25”; NET“复位”LOC = AB12 |
IOSTANDARD =“LVCMOS15”; NET“clk”LOC = AD11 |
IOSTANDARD =“LVDS”; NET“out”LOC = AB8 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AA8 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AC9 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AB9 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AE26 |
IOSTANDARD =“LVCMOS25”; NET“out”LOC = G19 |
IOSTANDARD =“LVCMOS25”; NET“out”LOC = E18 |
IOSTANDARD =“LVCMOS25”; NET“out”LOC = F16 |
IOSTANDARD =“LVCMOS25”

嗨@ hirailyassahi，
正如您使用差分时钟。
将时钟输入定义为clk_p和clk_n。
使用IBUFD然后BUFG。
在BUFG的o / p处声明时钟。
为clk_p和clk_n写入约束。
如果您需要帮助，请告诉我。
谢谢，Arpan
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------

嗨@ hirailyassahi，
输入信号“数据”保持未连接状态。
如果您不需要，请在端口中对其进行评论。
你的代码应该是这样的：
module lfsr（data，out，// counterenable的输出，// enableclk_p的启用，// clock inputclk_n，reset // reset input）; // ----------输出端口----
----------输出[7：0] out; // ------------输入端口--------------输入[
7：0]数据;输入使能，clk_p，clk_n，reset; // ------------内部变量-------- wire clk_in，clk; reg [7：0]
out; wire linear_feedback;
IBUFGDS＃（。DIFF_TERM（“FALSE”），//差分终止.IBUF_LOW_PWR（“TRUE”），//低功率=“TRUE”，最高性能=“FALSE”.IOSTANDARD（“DEFAULT”）//指定I
/ O此缓冲区的标准）IBUFGDS_inst（.O（clk），//时钟缓冲输出.I（clk_p），// Diff_p时钟缓冲输入.IB（clk_n）// Diff_n时钟缓冲输入）;
// ------------- Code Starts Here ------- assign linear_feedback =！（out [7] ^ out [3]）; always @（posedge clk）if（reset
）start // active high resetout end else if if（enable）beginout out [4]，out [3]，out [2]，out [1]，out [0]，linear_feedback}; end endmodule
为clk_p和clk_n应用引脚约束。
谢谢，Arpan
--------------------------------------------------
--------------------------------------------请注意 - 请注明
如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K--
--------------------------------------------------
---------------------
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------

NET“启用”LOC = Y29 |
IOSTANDARD =“LVCMOS25”; NET“复位”LOC = AB12 |
IOSTANDARD =“LVCMOS15”; NET“clk_n”LOC = AD11 |
IOSTANDARD =“LVDS”; NET“clk_p”LOC = AD12 |
IOSTANDARD =“LVDS”; NET“out”LOC = AB8 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AA8 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AC9 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AB9 |
IOSTANDARD =“LVCMOS15”; NET“out”LOC = AE26 |
IOSTANDARD =“LVCMOS25”; NET“out”LOC = G19 |
IOSTANDARD =“LVCMOS25”; NET“out”LOC = E18 |
IOSTANDARD =“LVCMOS25”; NET“out”LOC = F16 |
IOSTANDARD =“LVCMOS25”;
这是这个代码的正确ucf吗？

嗨@ hirailyassahi，
是的，限制似乎是正确的。
如果您的查询已得到解决，请通过在解决您的查询的答案中标记“接受为解决方案”来关闭此主题。
谢谢，Arpan
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
--------------------------------------------------
------------------------

嗨，我在使用kc705 xdc文件时遇到问题，因为你知道ucf的vivado版本。
我看过网，在论坛上无法理解问题。
也许我错过了它，但如果你给我手，这将是非常好的:)
我附上了设计的错误信息，约束和主文件。
提前致谢 ：）
constraints.xdc 2 KB

主文件在这里。
它不附加到以前的帖子我不知道为什么。
这是一个简单的计数器。
我认为使用两种极性的clokc。

@macellan85总是为您的查询打开一个新线程以获得快速响应。
您是否在设计中实例化IBUFDS以制作Clk_p＆amp;
Clk_n作为差分信号？
--------------------------------------------------
--------------------------------------------------
----------------没有一个愚蠢的问题。
随意问，但快速搜索，以确保它还没有得到解答。
保持对话，获得Kudos和Accept Solution。
--------------------------------------------------
--------------------------------------------------
-------------------

嗨@ gnarahar感谢您的建议。
我尝试在第一条错误消息中写入“set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets {clk_n_IBUF}]”。
这没有给出任何解决方案。
如果可能，请你纠正约束文件，让我知道什么是错的？
PS。
主文件看起来没有附加，但它是一个简单的计数器电路，可在具有单端时钟源的更简单的FPGA板上工作。
对此进行修改有两个计数器，一个连接到clk_p，另一个连接到clk_n。
如果有可能我只想要tocheck。
谢谢