完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
688
|
嗨，大家好
tcl脚本属于UG480，XADC参考设计不会创建项目文件。 我做了什么： 光盘 来源* .tcl 这是我在github上用于digilent的其他参考设计的方式。 谁能表明正确的方法？ 提前致谢 
0
|
|
相关推荐
8个回答
|
|
|
嗨@ macellan85，
事实上你是对的，你可以在任何版本中使用它。 你为什么说这不起作用？ 我试过2016.4，我没有错误。 然后在tcl命令中打开vivado 来源ug480_setup.tcl 然后你可以使用tcl文件中描述的tcl“函数”： > ug480_create_project > ug480_run_project 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 在原帖中查看解决方案 |
|
|
|
|
|
你好@ macellan85
你能分享确切的错误信息吗？ 或者在这里分享vivado.log文件 另外，我建议使用source file_name.tcl而不是运行source * .tcl 谢谢， 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
|
|
|
|
|
你好@vuppala
没有错误消息。在附件中，您可以找到文件。 谢谢 ug480.vhd 13 KB ug480.xdc 1 KB ug480_setup.tcl 10 KB ug480_tb.vhd 7 KB design.txt 2 KB |
|
|
|
|
|
嗨@ macellan85，
您使用的是哪个vivado版本？ 此脚本将与Vivado 2014.1一起使用，不应与其他版本一起使用（通常是因为IP的多功能性） 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
|
|
|
|
|
我的一个是Vivado 2016.3，但相关文档（ug480_7Series_XADC.pdf）已于2016年11月准备好了，他们参考了这个设计文件？
有没有办法更新/升级它或这个设计的新版本？ |
|
|
|
|
|
嗨@ macellan85，
事实上你是对的，你可以在任何版本中使用它。 你为什么说这不起作用？ 我试过2016.4，我没有错误。 然后在tcl命令中打开vivado 来源ug480_setup.tcl 然后你可以使用tcl文件中描述的tcl“函数”： > ug480_create_project > ug480_run_project 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
|
|
|
|
|
你好@ macellan85
我按照readme.txt中提到的步骤下载了UG480文件并成功运行了设计。 以下是我在Vivado 2016.3中遵循的步骤： 1.开启Vivado 2016.3 Tcl Shell 2.使用cd导航到文件位置 3.运行命令：sourceug480_setup.tcl 4.通过运行此命令（在readme.txt中提到）创建项目：ug480_create_project 5.通过运行命令（在readme.txt中提到）来运行项目：ug480_run_project 谢谢， 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2182 浏览 7 评论
2618 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2090 浏览 9 评论
3156 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2213 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
453浏览 1评论
1541浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功，测量TDO无信号输出
2187浏览 0评论
516浏览 0评论
1662浏览 0评论
/5 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
2203
