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[问答] 如何在XC7k325t-2 FPGA中实现6G-SDI的参考设计?
42 xilinx FPGA
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嗨,
我正在尝试在XC7k325t-2 FPGA中实现6G-SDI的参考设计。
https://www.xilinx.com/support/documentation/application_notes/xapp1249-smpte-sdi-interfaces-7series-gtx-transceivers.pdf
这基本上是针对XC7k325t-3中的12G-SDI和配置为12G.jpg的收发器而编写的。
现在,我想为6G配置收发器,如6G.jpg附件中的XC7k325t-2。
在参考设计中,还有一个适用于6G的顶级包装。
但是当我使用这个时,没有生成RX / TX收发器时钟
我认为这是由于在顶级6G包装器中实例化的组件仍然是12G。
这些组件是kc705_uhdsdi_wrapper_gt GTX包装器和GTX控制逻辑文件。
难以理解如何生成适合6G的这些组件?
0
2020-8-14 10:05:53   评论 分享淘帖 邀请回答

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1个回答
对我来说,这些数字主要与CPLL输入处的refclk mux存在/不存在不同。
您可以通过硬编码cpllrefclksel MUX来选择图3中的图3的配置,以仅选择148.35MHz时钟。
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----------------------------别忘了回复,给予kudo并接受为解决方案---------
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2020-8-14 10:17:15 评论

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