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大家好。
背景:FPGA:Spartan 6XC6SLX25-3FGG484,我想用OSERDES2模块实现4到1的数据串行化,由于设计要求,并行时钟为250MHz,而且这些时钟为500MHz,所以OSERDES2只能工作在DDR模式,因为BUFPLL不支持DDR ,所以用BUFIO2取输入时钟(外部500MHz)产生500MHz(0相),500MHz(180相)和250MHz(FPGA逻辑时钟),使用两个OSERDES2模块来实现我的项目功能。 问题:当外部时钟为500MHz时,在行为模拟中,4到1模块输出正确,但在放置和路径模拟中,4到1模块输出错误,输出始终为0,那么我取时钟频率下降 到300MHz,输出正确。 根据DS162,最大Fclk_div可以是270MHz,因此串行时钟可以是540MHz。 但我的串口时钟是500MHz,输出错误。 我的项目编译是正确的,没有警告,可以模拟。 有谁知道这个问题或有类似的案例经验? 感谢您的建议。 |
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1个回答
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附件显示行为模拟和放置和路由模拟结果,DA_DCIP和DA_DCIN是差分输出信号,DA_DCOP和DA_DCON是由外部时钟模块提供的差分输入时钟信号。
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