Spartan 6重置全局路由不要在CLB内部使用逆变器

亲爱的男士，
我正在使用斯巴达6（100）。
我的目的是让RESET具有低于3的特性
PLL的锁定输出延迟1秒。
使用全局时钟路由
不要在CLB内部使用逆变器
我的重置=（未锁定）和（延迟）
DelayPowerupValue：1，1秒后变为：0（大约需要1秒）
LockedPowerup值：0 Pll锁定后变为1.（少于几毫秒）
问题1：如何确保MY RESET具有3个上限特征。
问题2：将MY RESET信号连接到BUFG输入并使用BUFG的输出工作吗？
额外信息：我真的需要使用延迟重置我正在使用需要保持重置1秒的反序列化器。
Xapp1064.pdftemplate代码甚至在代码中使用了异步重置。
我知道FPGA会自动重置，如果我们真的不需要，我们不想引入另一个重置
我想使用有源高电平复位但不幸的是我需要对信号进行门控，但我不确定bufg是否有效。



以下为原文


Dear Gents,

I am using spartan 6(100). My purpose is to have a RESET that has below  3 characteristics

• PLL's Locked output 1 second delayed.
• uses Global clock routing
• Dont use the inverter inside the CLB
  

MY RESET = (not Locked) AND (Delay)
Delay Powerup Value:  1, After 1 second becomes : 0 (takes about 1 seconds)
Locked Powerup Value : 0  After Pll locks becomes 1.(takes less then miliseconds)



Question1 : How can I make sure MY RESET has the 3 upper characteristics.
Question2 : Will connecting MY RESET signal to BUFG input and use the output of BUFG work ?



Extra info :I really need to use delayed reset I am using a deserializer that needs to be kept resetted 1 second. Xapp1064.pdf template code even has async reset used in the code.
I know that fpga is resetted automatically and we dont want to introduce another reset if we dont really dont need
And I want to use active high reset but unfortunately I need to gate the signal but I am not sure if bufg works.