使用pll的时钟输出的正确方法是什么？

我正在使用spartan6 LX100 fg676。
使用pll的时钟输出的正确方法是什么，它应该驱动内部逻辑并从fpga输出？
目前我正在将PLL_adv的输出CLKOUT2连接到驱动内部逻辑和IO的bufg单元。
我在P＆amp; R收到以下警告。
这样做的正确方法是什么？
////////////////// 
在Spartan-6中，这种设计实践可能由于全局布线的限制而导致不可预测的情况。
如果设计确实存在路线，则该网络可能存在过度延迟或倾斜。
建议使用时钟转发技术来创建可靠且可重复的低偏斜解决方案：实例化ODDR2组件;
将.D0引脚连接到Logic1;
将.D1引脚连接到Logic0;
将时钟网连接到.C0;
将倒置时钟连接到.C1。
这通常是一个错误，但CLOCK_DEDICATED_ROUTE约束已应用于COMP.PIN，允许您的设计继续。
此约束禁用与指定的COMP.PIN相关的所有时钟布局器规则.WARNING：1137 - 此设计不保证可路由！
该设计包含一个全局缓冲器实例，驱动网络，驱动以下（前30个）非时钟源引脚。
这不是Spartan-6中推荐的设计实践，因为全局布线的限制可能导致过度延迟，歪斜或不可路由的情况。
建议仅使用BUFG资源来驱动时钟负载。
请特别注意此路径的时间和路由，以确保满足设计目标。
这通常是一个错误，但CLOCK_DEDICATED_ROUTE约束已应用于COMP.PIN，允许您的设计继续。
此约束禁用与指定的COMP.PIN相关的所有时钟布局器规则。
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谢谢，

我正在使用spartan6 LX100 fg676。
使用pll的时钟输出的正确方法是什么，它应该驱动内部逻辑并从fpga输出？
目前我正在将PLL_adv的输出CLKOUT2连接到驱动内部逻辑和IO的bufg单元。
我在P＆amp; R收到以下警告。
这样做的正确方法是什么？
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在Spartan-6中，这种设计实践可能由于全局布线的限制而导致不可预测的情况。
如果设计确实存在路线，则该网络可能存在过度延迟或倾斜。
建议使用时钟转发技术来创建可靠且可重复的低偏斜解决方案：实例化ODDR2组件;
将.D0引脚连接到Logic1;
将.D1引脚连接到Logic0;
将时钟网连接到.C0;
将倒置时钟连接到.C1。
这通常是一个错误，但CLOCK_DEDICATED_ROUTE约束已应用于COMP.PIN，允许您的设计继续。
此约束禁用与指定的COMP.PIN相关的所有时钟布局器规则.WARNING：1137 - 此设计不保证可路由！
该设计包含一个全局缓冲器实例，驱动网络，驱动以下（前30个）非时钟源引脚。
这不是Spartan-6中推荐的设计实践，因为全局布线的限制可能导致过度延迟，歪斜或不可路由的情况。
建议仅使用BUFG资源来驱动时钟负载。
请特别注意此路径的时间和路由，以确保满足设计目标。
这通常是一个错误，但CLOCK_DEDICATED_ROUTE约束已应用于COMP.PIN，允许您的设计继续。
此约束禁用与指定的COMP.PIN相关的所有时钟布局器规则。
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谢谢，

以下是UG382的时钟转发到包输出的示例，如图3-13所示：
您可以在ISE Navigator shell中找到时钟转发电路的Verilog模板（示例代码）。
单击图标以显示“语言模板”窗格。
在此窗格中，选择：
Verilog>综合结构>编码示例>其他>使用DDR的输出时钟转发
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
阅读手册或用户指南。
你读过手册了吗？
你能找到手册吗？2。
搜索论坛（并搜索网页）以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息（请与网页，数据表链接）.7。
您的代码中的评论不需要支付额外费用。
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嗨！
我找到了这个话题，因为我遇到了同样的问题。
我可以问两个问题吗？
（1）我确实按照建议实施了它。
但是，在合成过程中我仍然会遇到类似的错误
错误：位置：1136 - 此设计包含一个全局缓冲区实例， 
，驾驶网，即驾驶 
跟随（前30个）非时钟加载引脚。  
由于受到限制，这不是Spartan-6中推荐的设计实践 
可能导致过度延迟，倾斜或不可路由的全局路由 
的情况。
建议仅使用BUFG资源来驱动时钟 
负载。
如果您希望覆盖此建议，可以使用 
.ucf文件中的CLOCK_DEDICATED_ROUTE约束（如下所示）降级 
此消息发送到警告并允许您的设计继续。 
因此，基本上，Clk125MxC信号是ODDR2之前的时钟信号。
如你所见，它仍然会产生一些问题。
按照建议将此约束放在.ucf文件中是否安全？
这有什么缺点？
（2）另一件我不明白的事情如下：Clk125MxC主要用作FPGA和外部PHY器件之间GMII接口的TX时钟。
这意味着数据输出线和TX_EN信号应与此时钟同步。
然而，我认为数据的方式现在使用Clk125MxC在FPGA内部计时，但是出现的时钟由于FF延迟而延迟。
这不是问题吗？
有什么方法可以克服这个问题吗？
谢谢你，尼科斯

您定位的FPGA器件系列是什么？
请发布推断或实例化ODDR（或ODDR2）输出寄存器的代码。
错误消息表明全局时钟缓冲器的输出用于驱动普通（非时钟）逻辑。
然而，我认为数据的方式现在使用Clk125MxC在FPGA内部计时，但是出现的时钟由于FF延迟而延迟。
这不是问题吗？
有什么方法可以克服这个问题吗？
有助于查看您的实现代码，以准确理解您的问题。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
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None

尝试以下突出显示的更改：
ethPLL_1：ethPLL端口映射（ClkInxCI => Clk100MxC，ClkOutxCO => Clk125MxC，ResetxRI => ResetxR，LockedxSO => EthPllLockedxS）;
- 在'begin'keywordinv_Clk125MxC Clk125MxC之后放置以下内容;
- 使用双倍数据速率寄存器的时钟转发电路--Spartan-3E / 3A / 6-- Xilinx HDL语言模板，版本13.2ODDR2_inst：ODDR2generic map（DDR_ALIGNMENT =>“NONE”， - 将输出对齐设置为“NONE”
“，”“C0”，“C1”INIT =>'0'， - 将Q输出的初始状态设置为“0”或“1”SRTYPE =>“SYNC”） - 指定“SYNC”或“ASYNC”
设置/重置端口映射（Q => GmiiGTxClkxCO， - 1位输出数据C0 => Clk125MxC， - 1位时钟输入C1 => inv_Clk125MxC， - 1位时钟输入CE =>'1'， -
1位时钟使能输入D0 =>'0'， - 1位数据输入（与C0相关）D1 =>'1'， - 1位数据输入（与C1相关）R => ResetxR， -
- 1位复位输入S =>'0' - 1位置位输入）;
如果这不清除错误消息，则注释掉ODDR2原语并重新编译。
如果错误消息仍然存在，则编码错误位于设计中的其他位置。
现在，关于我的另一个问题。
对不起，您已经用（几乎没有）相关主题劫持了这个现有的线程。
这被认为是粗鲁的。
拥抱多个讨论主题的单个帖子不仅粗鲁，而且对读者和参与者来说也很困惑。
如果您有第二个讨论主题，则可以开始一个单独的主题。
- 鲍勃埃尔金德
签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。
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不要在别人的主题上发布新主题或问题，开始新的主题！5。
学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
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我有一个关于主题的说明，但是ddr2实例化。
我指的是倒相时钟，这是DDR2操作所必需的。
我也试过这种方式，用Spartan 6将内部时钟从FPGA内部路由到外部芯片。
然而，合成不会让我仅使用反相器的反相时钟作为第二输入c1。
我不得不创建另一个来自DCM的时钟，具有180°相位延迟，以便进行路由。（14.2）

我也试过这种方式，用Spartan 6将内部时钟从FPGA内部路由到外部芯片。
然而，合成不会让我仅使用反相器的反相时钟作为第二输入c1。
我必须创建另一个来自DCM的时钟，具有180°相位延迟，以便进行路由。
在Spartan-6中，使用BUFG缓冲的时钟，单个时钟极性就足够了。
IOB中的DDR逻辑包括可选择的时钟极性反相器，其与BUFG驱动的时钟兼容。
- 鲍勃埃尔金德
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嗨鲍勃，
我的实验表明您的代码提供了反相时钟输出。
由于d0在时钟c0的上升沿输出，因此d0应该为'1'并且转换为d1'0'......或者我是否完全疯了？
这为我提供了正确的极性时钟输出：
D0 =>'1'， - 1位数据输入（与C0相关）D1 =>'0'， - 1位数据输入（与C1相关）
干杯!
车