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我被困在尝试将配置加载到Spartan 6.我正在重用一个成功配置Spartan的驱动程序。我注意到Spartan 6的一对夫妇与有关SelectMAP的3不同,如下所示:
Spartan 6能够自动检测数据总线大小(8/16位) 在CSI_B标题ug380 v2.2下的Spartan 6有一条注释“CSI_B不应该在同步字的中间被置为无效” 我已将驱动程序更改为以16位格式传输数据。 同步字在数据总线中如下所示(在完成比特等待并使用示波器验证之后): D [15:0] 0x5599然后是0xAA66 其中上述模式与ug380表5-9中的示例相匹配。 违反我对ug380的理解的一个信号是CSI_B。 当我配置iMX35片选控制寄存器以延迟CS在RW之后被置位并且在RW每个半字传输之前置为无效(意味着0x5599和0xAA66)时,CSI_B线被置为无效。 以下是波形的示例: 我的问题是,如果CSI_B被置为无效,因为上面的波形证明是否会导致Spartan 6重新启动同步字检测? 以上来自于谷歌翻译 以下为原文 I am stuck trying to load the configuration to a Spartan 6. I am reusing a driver that was successful in configuring a Spartan 3. A Couple of things that I have noticed with the Spartan 6 that is different than the 3 concerning the SelectMAP is as follows:
D[15:0] 0x5599 then 0xAA66 Which the above pattern matches the example in table 5-9 of the ug380. The one signal that violates what I understand about the ug380 is the CSI_B. When I configure the iMX35 Chip Select control registers to delay the CS to be asserted after the RW and deasserted before the RW each halfword transmission (meaning 0x5599 and 0xAA66) the CSI_B line gets deasserted. The following is an example of the waveforms: My Question is if the CSI_B is deasserted as the waveform above demonstrates does that cause the Spartan 6 to restart the sync word detection? |
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3个回答
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如果在同步字期间CSI_B被置为无效,则应在CSI_B恢复后再次发送同步字。
在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 If CSI_B is deasserted during sync word, sync word should be send again after CSI_B is restored.View solution in original post |
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如果在同步字期间CSI_B被置为无效,则应在CSI_B恢复后再次发送同步字。
以上来自于谷歌翻译 以下为原文 If CSI_B is deasserted during sync word, sync word should be send again after CSI_B is restored. |
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我已经接受CSI_B信号被取消断言导致我的配置无法加载。
不幸的是,iMX中的WEIM控制器不允许我强制CSI_B保持断言并独立于RW线的配置。 我有以下波形,我没有看到INIT_B线路变高,这表明中止,但我主要担心的是这种配置存在断言线路并导致中止的风险。 你知道RW行在CSI_B线之前必须保持断言/解除断言的最短时间吗? 第二个波形是CSI_B线在两个半字写入期间保持断言的位置,但断言和解除断言的时序与RW线匹配。 以上来自于谷歌翻译 以下为原文 I have accepted that the CSI_B signal getting de-asserted is causing my configuration to not be loaded. Unfortunately the WEIM controller in the iMX does not allow me a configuration that will enforce the CSI_B to stay asserted and be independent of the RW line. I have the following waveform and I do not see the INIT_B line going high which would indicate an abort, but my major concern is this configuration has the risk of asserting the lines and causing an abort. Do you know what the minimal time that the RW line must stay asserted/de-asserted before the CSI_B line? The second waveform is where the CSI_B line stays asserted during both half word writes but the timing of the assertion and de-assertion matches the RW line. |
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