Spartan 6不支持Librarly DLLCLK

大家好，
我正在从Spartan IIe  - > Spartan 6移植一个巨大的设计
Spartan 6不支持Librarly DLLCLK，因此我决定选择DCM / PLL
50MHz输入时钟
旧的设计
Clock_from_PIN  - > IBUF  - > CLKDLL  - > BUFG  - > System_clock（50MHz）
---> BUFG  - > Baud_Clock
CLKDLL产生的10 MHz波特率，用作5个SPI通道的波特时钟（tclk）
我的主要问题是我得到一个错误，说systenm不喜欢Baud_clock在全局路由上
“错误：位置：1136  - 此设计包含一个全局缓冲区实例，驱动网络，驱动以下（前30个）非时钟加载引脚”
我补充道
PIN“bufg_baud_clock.O”CLOCK_DEDICATED_ROUTE = FALSE;
哪个摆脱了错误。
但问题是，我发现系统时钟和波特时钟的偏差都要大很多。
任何帮助深表感谢。
谢谢



以下为原文

Hi All,
I am porting a huge design from Spartan IIe --> Spartan 6
The Librarly DLLCLK is not supported in Spartan 6, so I decided to choose DCM/PLL

50MHz input clock
Old design
Clock_from_PIN --> IBUF --> CLKDLL --> BUFG --> System_clock  (50MHz)
                                                                      ---> BUFG --> Baud_Clock                                             

The  10 MHz Baud generated by the CLKDLL  that is used as a Baud clock for the 5 SPI channels (tclk)
My main issue is that I get an error  saying that the systenm doesn't like Baud_clock to be on the global route

"ERROR:Place:1136 - This design contains a global buffer instance,
   , driving the net, , that is driving the
   following (first 30) non-clock load pins"


I added
PIN "bufg_baud_clock.O" CLOCK_DEDICATED_ROUTE = FALSE;
Which got rid of the error. But the issue is that I see a lot larger skew on both System clock and the Baud clock.

Any help is much appreciated.
Thanks

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