完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我正在使用vivado 2017.4,并且设计成功完成了p& r,没有任何pblock限制。
在尝试添加pblock约束时,实现会挂起以下内容: 阶段1.2 IO放置/时钟放置/构建放置器DeviceINFO:[时序38-35]完成设置XDC时序约束:[时序38-2]导出生成的时钟 分配的pblock确实有足够的资源来包含设计(大约75%的可用LUT和大约60%的可用寄存器被使用) 有关为什么会发生这种情况以及如何解决这个问题的任何想法? 以上来自于谷歌翻译 以下为原文 I am using vivado 2017.4 and have a design which successfully completes p&r without any pblock constraints. When trying to add pblock constraints, implementation hangs at the following: Phase 1.2 IO Placement/ Clock Placement/ Build Placer Device INFO: [Timing 38-35] Done setting XDC timing constraints. INFO: [Timing 38-2] Deriving generated clocks The assigned pblock does have enough resources to contain the design (~75% of the available LUTs and ~60% of the available registers are used) Any thoughts on why this is happening and how to resolve it? |
|
相关推荐
4个回答
|
|
@yaelg,
尝试使用不同的实现策略。还要在挂起器挂起时检查机器内存消耗。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 @yaelg, try using different implementation strategies. Also Check the machine memory consumption when the placer hangs. --Syed --------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------View solution in original post |
|
|
|
Vivado可能没有被冻结,只是非常慢。
尝试让你的pblock更大......然后安置成功吗? 不要忘记通过接受帖子作为解决方案来尽可能地关闭线程。 以上来自于谷歌翻译 以下为原文 It's possible that Vivado is not frozen, just very very slow. Try making your pblock MUCH bigger... does the placement succeed then? Don't forget to close a thread when possible by accepting a post as a solution. |
|
|
|
嗨@ yaelg,
提供Vivado.log来评估它。 问候, hemangd 以上来自于谷歌翻译 以下为原文 Hi @yaelg, Provide the Vivado.log to evaluate it. Regards, hemangd |
|
|
|
@yaelg,
尝试使用不同的实现策略。还要在挂起器挂起时检查机器内存消耗。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 以上来自于谷歌翻译 以下为原文 @yaelg, try using different implementation strategies. Also Check the machine memory consumption when the placer hangs. --Syed --------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. --------------------------------------------------------------------------------------------- |
|
|
|
只有小组成员才能发言,加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2427 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
755浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-22 06:09 , Processed in 1.153165 second(s), Total 52, Slave 45 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号