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大家好，
我的设计实现有问题。 解析约束并启动place_design命令后会发生这种情况： 信息：[IP_Flow 19-234]刷新IP存储库INFO：[IP_Flow 19-1704]没有指定用户IP存储库INFO：[IP_Flow 19-2313]已加载的Vivado IP存储库'C：/Xilinx/Vivado/2014.2/data/ip'.INFO ：[IP_Flow 19-3826]从Vivado Debug IP cache重新使用生成和合成的IP“xilinx.com:ip:labtools_xsdb_master_lib:3.0”，“c：/Users/x/Desktop/lsh7/lsh7.cache/b8ef361b “.INFO：[通用17-87]消息已禁用：超出警告限制。 它只是在一夜之间停滞不前，从未提出更多细节。 我的设计是关于一些混淆工作，其中包括用于监控4,096个信号的ILA。 它使用50％BRAM和非常有限的LUT和FF。 我的Vivado版本是2014.2，我的设备是KC705。 是否有类似问题的建议？ 在此先感谢您的任何建议。 以上来自于谷歌翻译 以下为原文 Hi all, I had a problem with the implementation of my design. It happens after parsing constraints and launching the commands of place_design: INFO: [IP_Flow 19-234] Refreshing IP repositories INFO: [IP_Flow 19-1704] No user IP repositories specified INFO: [IP_Flow 19-2313] Loaded Vivado IP repository 'C:/Xilinx/Vivado/2014.2/data/ip'. INFO: [IP_Flow 19-3826] Re-using generated and synthesized IP, "xilinx.com:ip:labtools_xsdb_master_lib:3.0", from Vivado Debug IP cache, "c:/Users/x/Desktop/lsh7/lsh7.cache/b8ef361b". INFO: [Common 17-87] Messaging disabled: WARNING limit exceeded. It just stalled at here overnight and never came up with more details. My design is about some obfuscation work, which includes an ILA for monitoring 4,096 signals. It uses 50% BRAM and very limited LUT and FF. My Vivado version is 2014.2 and my device is KC705. Is that any suggestion for the similar issues? Thanks for any advice in advance. 
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4个回答
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实际上要测试三件事：
1.尝试与具有更多RAM和更多内核（或两者）的PC进行综合 2.减小ILA的大小（仅用于测试）。 3.尝试使用较新版本的Vivado。 如果我是你，我会试试V2016.4 干杯， 阿维 Avi Chami MScFPGA网站 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Three things to test, actually: 1. Try to synthesize with a PC with more RAM and more cores (or both) 2. Reduce the size of ILA (for test only). 3. Try with a newer version of Vivado. If I were you I would try with V2016.4 Cheers, Avi Avi Chami MSc FPGA SiteView solution in original post |
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实际上要测试三件事：
1.尝试与具有更多RAM和更多内核（或两者）的PC进行综合 2.减小ILA的大小（仅用于测试）。 3.尝试使用较新版本的Vivado。 如果我是你，我会试试V2016.4 干杯， 阿维 Avi Chami MScFPGA网站 以上来自于谷歌翻译 以下为原文 Three things to test, actually: 1. Try to synthesize with a PC with more RAM and more cores (or both) 2. Reduce the size of ILA (for test only). 3. Try with a newer version of Vivado. If I were you I would try with V2016.4 Cheers, Avi Avi Chami MSc FPGA Site |
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嗨Avi，
Vivado 2017.2可以使用。 非常感谢您的建议！ 以上来自于谷歌翻译 以下为原文 Hi Avi, The Vivado 2017.2 works. Thanks a lot for your advice! |
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很高兴听到！
不用谢！ Avi Chami MScFPGA网站 以上来自于谷歌翻译 以下为原文 Glad to hear! You are welcome! Avi Chami MSc FPGA Site |
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