完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
在vivado 2017.2.1的place_design phase4.1中找不到存档错误。
这是日志声明。 ---------------------------------------------- 阶段4后置放置优化和清理阶段4.1后提交优化指示:[时序38-35]完成设置XDC时序约束。无法找到存档:C:/Xilinx/Vivado/2017.2/data parts / xilinx / kintexuplus / devint / kintexuplus / veam_data / archive_HDVAttribMckintexuplus_pcie4_pcie4_atom_veamAtomLogicData125信息,37个警告,0个严重警告和1个错误遇到.place_design failedinput stream error ---------------------------------------------- 我检查了存档路径,文件存在。 (我忽略了路径中的“”,“数据”和“部分”之间) 我用vivado 2017.1确认了这个项目,并且编译时没有错误。 如何使用vivado 2017.2解决此问题? 以上来自于谷歌翻译 以下为原文 Cannot find archive error occurred at place_design phase4.1 with vivado 2017.2.1. Here is the log statement. ---------------------------------------------- Phase 4 Post Placement Optimization and Clean-Up Phase 4.1 Post Commit Optimization INFO: [Timing 38-35] Done setting XDC timing constraints. Cannot find archive: C:/Xilinx/Vivado/2017.2/dataparts/xilinx/kintexuplus/devint/kintexuplus/veam_data/archive_HDVAttribMckintexuplus_pcie4_pcie4_atom_veamAtomLogicData 125 Infos, 37 Warnings, 0 Critical Warnings and 1 Errors encountered. place_design failed input stream error ---------------------------------------------- I checked the archive path, and the file is exist. (I ignored "" in the path, between "data" and "parts") I confirmed the project with vivado 2017.1 and it compiled without error. How do I solve this problem with vivado 2017.2 ? |
|
相关推荐
3个回答
|
|
我无法进行简单的设计,但是为了按照以下顺序解决它。
1.我在没有来源的情况下清理所有数据。 2.从2016ver到Flow_PerfOptimized_high 2017的综合策略 3.从2016ver到Performance_ExtraTimingOpt的impl策略 4.升级IP 5.生成比特流。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 I could not make the simple design, but in order to solve it in the following order. 1. I clean up all data without source. 2. synthesis strategy from 2016ver to Flow_PerfOptimized_high 2017 3. impl strategy from 2016ver to Performance_ExtraTimingOpt 4. upgrade IP 5. generate bitstream. View solution in original post |
|
|
|
|
|
|
|
我无法进行简单的设计,但是为了按照以下顺序解决它。
1.我在没有来源的情况下清理所有数据。 2.从2016ver到Flow_PerfOptimized_high 2017的综合策略 3.从2016ver到Performance_ExtraTimingOpt的impl策略 4.升级IP 5.生成比特流。 以上来自于谷歌翻译 以下为原文 I could not make the simple design, but in order to solve it in the following order. 1. I clean up all data without source. 2. synthesis strategy from 2016ver to Flow_PerfOptimized_high 2017 3. impl strategy from 2016ver to Performance_ExtraTimingOpt 4. upgrade IP 5. generate bitstream. |
|
|
|
只有小组成员才能发言,加入小组>>
2424 浏览 7 评论
2826 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3375 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2465 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1241浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
453浏览 1评论
2008浏览 0评论
732浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-25 16:46 , Processed in 1.477615 second(s), Total 83, Slave 66 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号