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大家好，
我最近从迁移到Xilinx 另一个供应商。 我的顶级设计是原理图（ISE 10.1）和我 已经使用了时钟向导来获取50 MHz时钟并将其倍增 idelayctrl最高可达200MHz。 我想要的只是固定的 延迟idelay创建一个抽头延迟线，即每个信号输入一个 我销售，并推迟了自己的测试点（现在很快 在观察线的线性度时去闩锁）。 问题 在idelays的输入上产生，导致： *错误比输出连接到输出（idelay的i引脚），尽管现在问题已解决。 :) *以下错误：FATAL_ERROR：Pack：pktv4iob.c：1015：1.43 - 输入缓冲区INPUTDEL_IBUF驱动多个DELAYCHAIN符号。 实施工具无法打包设计。 流程将终止。 有关此问题的技术支持，请通过http://www.xilinx.com/support连接此项目打开WebCase。 我已将类型设置为固定，并将所有引脚栏I（和O当然:)连接到地面。 是否 有人对此有任何指导吗？ 无论如何还要附加我 针到内部面料？ 我会让生活变得如此简单 可以使用分频的时钟进行测试。 当我绑多个我 销钉在一起我得到了一个错误或不可路由的网络。 我知道我可以用DCM（移相）来延迟我的时钟，但我想尝试两种方法来进行过采样。 用这个拉出我的头发;） 任何帮助表示赞赏：D 
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