完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我正在使用时钟向导的v5.1来获取24MHz时钟并生成48,60,96和240MHz时钟。
在仿真中,当复位被置低时,我在所有输出时钟上看到一个脉冲。 有没有 因为在重置被取消断言时我不会看到指定的时钟? |
|
相关推荐
3个回答
|
|
嗨
这很奇怪。 我对基于Clk_wiz v5.1创建的示例设计进行了快速模拟,我能够按预期看到输出时钟。 请参阅快照中显示的锁定和重置信号行为。 附件是使用2015.1创建的示例设计。 您可以尝试运行该示例并将示例testbench / XCI文件与您的设计进行比较。 --hs -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- 在原帖中查看解决方案 example.rar 438 KB clk_wiz_0.xci 69 KB |
|
|
|
嗨
这很奇怪。 我对基于Clk_wiz v5.1创建的示例设计进行了快速模拟,我能够按预期看到输出时钟。 请参阅快照中显示的锁定和重置信号行为。 附件是使用2015.1创建的示例设计。 您可以尝试运行该示例并将示例testbench / XCI文件与您的设计进行比较。 --hs -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- example.rar 438 KB clk_wiz_0.xci 69 KB |
|
|
|
@htsvnThanks。
原来问题出在我设计的其他地方。 GTX sim模型在生成clk_wiz输出之前发生的错误条件下停止了sim。 一旦我绕过了这个条件,我的MMCM就像预期的那样表现出来,看起来就像你展示的那样。 谢谢。 |
|
|
|
只有小组成员才能发言,加入小组>>
2320 浏览 7 评论
2729 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2217 浏览 9 评论
3295 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2366 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
652浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
460浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
220浏览 1评论
667浏览 0评论
1859浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-9-28 12:14 , Processed in 1.222722 second(s), Total 78, Slave 63 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号