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你好！
ISE 13.3，Clocking wisard 3.2，目标设备Spartan 6，即xc6slx100t-3fgg676。 我有差分参考时钟路由到时钟能力对。 该参考电压为240 MHz。 我的设计需要240 MHz时钟和一些衍生产品。 我正在使用时钟向导时钟向导3.2。 在IP Core向导的第1页，我将主输入时钟定义为240 MHz。 在第2页，我看到所需的时钟核心定义，请求的和实际的频率完全匹配，如240.0匹配240.0,120.0匹配120.0。 但是，在第5页，时钟摘要我看到所有时钟与请求值的偏差很小。 例如，输入时钟列为240.038 MHz，而不是之前输入的240.0。 因此其他时钟也不同：240.038,120.019等。 我有一些怀疑。 在第4页进行手动调整时，我看到时钟周期为4.166 ns，因此我怀疑上述差异与时钟周期表示的有限精度有关。 请参阅附件中的屏幕截图。 我想问一下，我该如何解释这些价值？ 我应该担心频率不会出错吗？ 提前致谢。 
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7个回答
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最后一页中的数字可能是您建议的舍入错误的结果。
在任何情况下，时钟向导都不能改变输入时钟的实际频率，因此只要频率比正确，并且报告的频率不超出VCO的范围，那么您的设计应按预期运行。 请注意，在将其实例化到设计中时，仍然必须应用自己的时序约束。 因此，您可以使用240 MHz，或将其定义为4.166 ns的周期。 我似乎记得在使用频率限制（如240 MHz）时，您可以在静态时序分析中遇到类似的舍入问题。 所以我通常会使用4.166 ns周期约束，即使它不准确。 - Gabor 在原帖中查看解决方案 |
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最后一页中的数字可能是您建议的舍入错误的结果。
在任何情况下，时钟向导都不能改变输入时钟的实际频率，因此只要频率比正确，并且报告的频率不超出VCO的范围，那么您的设计应按预期运行。 请注意，在将其实例化到设计中时，仍然必须应用自己的时序约束。 因此，您可以使用240 MHz，或将其定义为4.166 ns的周期。 我似乎记得在使用频率限制（如240 MHz）时，您可以在静态时序分析中遇到类似的舍入问题。 所以我通常会使用4.166 ns周期约束，即使它不准确。 - Gabor |
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知道了，谢谢。当时钟周期没有舍入误差时，情况不会出现，例如：
100 MHz输入。 当使用分频器/乘法器时，没有理由担心。 然而，与MIG合作，我看到PLL将周期作为参数。 所以我想知道，它仅用于计算比率，或者实际周期值用于硬件。 你的回复后者似乎不太可能。 再次感谢。 |
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PLL需要近似频率以调整环路特性。
您不必担心舍入错误，除非他们恰好将VCO频率超出范围（在您的情况下不是问题）。 PLL的实际频率输出仅取决于Mult / Div比率和实际输入时钟频率。 - Gabor |
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谢谢你，变得更加清晰。
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这是ISE工具集时钟生成器向导中的已知错误。
看到这个帖子。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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