完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
957
|
我正在使用带有Spartan3e FPGA的主板Nexys2，我想知道时钟是否为Canstant（50Mhz），或者我可以使用timespec更改它：
NET“clk”TNM_NET =“clk”; TIMESPEC TS_clk = PERIOD“clk”100 ns低50％; 以上来自于谷歌翻译 以下为原文 I'm using the board Nexys2 with Spartan3e FPGA and i want to know if the clock is Canstant (50Mhz) or i can change it with Timespec: NET "clk" TNM_NET = "clk"; TIMESPEC TS_clk = PERIOD "clk" 100 ns low 50%; 
0
|
|
相关推荐
3个回答
|
|
|
>或者我可以使用Timespec更改它：
你不能。 ISE软件使用时序约束作为电路运行速度的要求，并且布局和布线工具将尝试满足这些约束。 这些不会对设备外部的现实组件产生任何影响。 您可以使用ISE CoreGen工具中的时钟发生器向导获取50 MHz输入时钟，并将其划分为10 MHz（100 ns），以满足您的设计要求。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 > or i can change it with Timespec: No you cannot. The timing constraints are used by the ISE software as the requirement for how fast the circuits need to run and the place and route tools will attempt to meet these constraints. These cannot have any impact on the real world components outside of the device. You can use the Clock Generator Wizard in the ISE CoreGen tools to take the 50 MHz input clock and divide it down to 10 MHz (100 ns) for your design. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.comView solution in original post |
|
|
|
|
|
>或者我可以使用Timespec更改它：
你不能。 ISE软件使用时序约束作为电路运行速度的要求，并且布局和布线工具将尝试满足这些约束。 这些不会对设备外部的现实组件产生任何影响。 您可以使用ISE CoreGen工具中的时钟发生器向导获取50 MHz输入时钟，并将其划分为10 MHz（100 ns），以满足您的设计要求。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 > or i can change it with Timespec: No you cannot. The timing constraints are used by the ISE software as the requirement for how fast the circuits need to run and the place and route tools will attempt to meet these constraints. These cannot have any impact on the real world components outside of the device. You can use the Clock Generator Wizard in the ISE CoreGen tools to take the 50 MHz input clock and divide it down to 10 MHz (100 ns) for your design. ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
嗨，
我没有检查Nexys2板的光学，但你应该检查一下，并检查你所说的时钟源50MHz。 如上所述，根据输入时钟频率，您可以使用内部时钟组件（MMCM，PLL）来实现设计所需的频率。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 以上来自于谷歌翻译 以下为原文 Hi, I did not check the Nexys2 board shcematics, but you should probably check the scematics and check the source of the clock 50MHz which you are talking about. As said, based on the input clock frequency you can use the internal clocking components(MMCM, PLL) to achieve the necessary frequency which you want for your design. Thanks, Anirudh PS: Please MARK this as an answer in case it helped resolve your query.Give kudos in case the post guided you to a solution. |
|
|
|
|
只有小组成员才能发言，加入小组>>
2383 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2263 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2430 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
545浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
366浏览 1评论
1963浏览 0评论
682浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1552
