[问答]

即使virtex 7中没有时序错误，设计仍未按预期工作

1349 Virtex

问答对人有帮助，内容完整，我也想知道答案 0 大家好，设备：xc7vx485tffg1761-2 嘟嘟：vivado 15.2 我想从ADC中捕获DDR并行数据。我成功运行了我的设计，没有任何计时错误。但我没有得到ADC的预期数据（斜坡）。相反，我得到的数据不是斜坡。所以我将简要解释一下我给出的限制因素。在约束中，adc数据行的向导延迟参数如下： dv_bre = 1.17 dv_are = 1.02 dv_bfe = 1.17 dv_afe = 1.02 这些值符合ADC数据表（ADS42LB69）中的时序要求，如下所示：最小的典型建立时间1.17 1.40 ns 保持时间1.02 1.36 ns 我想知道为dd_bre，dv_are，dv_bfe和dv_afe给出的值是否正确。我使用selectio接口向导来捕获数据。在我的第一次尝试中，我将数据和时钟延迟类型设为“无”。然后它给了定时误差即，WHS为-0.791。因此，在第二次尝试中，我将数据延迟类型设置为“固定”并抽取值11.参考时钟频率为200 mhz。有了这个没有时间错误。 IDDR数据对齐与选择界面向导中的边缘流水线相同。来自选择的SDR数据存储在BRAM中，其中写入时钟是来自选择的输出时钟。当我从BRAM读取时，我没有得到适当的数据。所以我想知道是否必须像OFFSET一样给出更多约束。谢谢， Musthafa V. 0
2020-4-14 10:16:56　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报李童相关推荐 • Virtex 6到Artix 7的迁移 1039 • BUFG和MMCM静态精细相移是否在此频率下正常工作？ 940 • 定时报告中的定时错误 1003 • 如何评估Virtex-7演示板的性能 1524 • Virtex 5中用户约束文件中的时序约束不准确 832 • Artix 7极光通道键合失败的解决办法？ 1003 • 固件代码在3个FPGA中的一个FPGA上出现问题如何解决 1223 • DDR2时序约束错误是怎么回事 2171 • 使用比较器TLV7041判断两个信号的大小，但输出未按预期进行是怎么回事？ 141 • Artix-7和Kintex-7对时序收敛的影响？ 3676 1个回答

答案对人有帮助，有参考价值 0 你可以忘记大多数时间限制如果你正确地制作了PCB，你可以将DACLK和DBCLK路由到为输入serdes提供时钟的BUFIO 你有数据时钟的idelay 你得到数据后，你就扫一下这个延迟，并完成:)

2020-4-14 10:22:02 评论举报丁兵溢