完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我目前正致力于在artix 7 FPGA上调出极光8B10B接口。
即使我在并行环回模式下操作，我也看到了通道绑定问题。 FPGA是artix 7，fbg676封装速度等级2器件。 我使用的是vivado 2016.4，极光IP是v11.0。 IP定制如下 通道宽度= 4个字节 线速= 5Gbps GT Refclk = 100MHz INIT clk = 100MHz 它处于双工模式，帧接口和UFC +即时NFC流量控制。 我还启用了额外的收发器控制和状态端口。 在调试接口时，我正在遵循pg046附录C中列出的硬件debus步骤。在我启动IP并使其退出复位之后，我看到pll0lock信号为高电平且txresetdone和rxresetdone信号被置位。 在并行和串行环回模式中，我都看到了差异错误。 当我在特定车道上看到错误时，该车道未按预期出现。 我希望有人可以解释为什么会发生这种情况。 
0
|
|
相关推荐
5个回答
|
|
|
通过并行环回，你是指GT的近端pcs环回模式吗？对于Artix-7，你需要为IP提供DRP时钟输入。
检查您的设计中是否缺少此项。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- 在原帖中查看解决方案 |
|
|
|
|
|
通过并行环回，你是指GT的近端pcs环回模式吗？对于Artix-7，你需要为IP提供DRP时钟输入。
检查您的设计中是否缺少此项。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
|
你好@ ravithakur，
您没有具体提到您正在实现的环回模式以阐明该方案 由于信道完整性问题，由于信道衰减和接地反弹（在远端链路的情况下），这些错误也是可能的。 因此，不是直接跳转到Aurora示例设计，是否有可能实施IBERT示例设计以消除任何此类链接相关问题的可能性？ 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2427 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
986
评论
淘帖
1055
