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电子发烧友论坛|
你好，
我在virtex 5 FPGA板上实现了一个数字脉冲宽度调制器。 如果我不在输入时钟上使用任何时序常数，我会得到预期的结果。 但是，结果与.ucf文件中的计时constarint不准确。 我给出了如下定时限制： NET“clk_pwm”LOC = H14; NET“clk_pwm”TNM_NET = clk_pwm; tiMESPEC TS_clk_pwm = PERIOD“clk_pwm”40.690 ns HIGH 50％INPUT_JITTER 500 ps; 这不是给定时限制的正确方法吗？ 我很想知道时间限制的情况下出了什么问题。 请帮忙。 谢谢。 asenapati 以上来自于谷歌翻译 以下为原文 Hello, I am implementing a digital pulse width modulator in virtex 5 fpga board. I get expected result if i don't use any timing constarint on the input clock. However, the result is inaccurate with timing constarint in the .ucf file. I give timing constarint as follows: NET "clk_pwm" LOC = H14; NET "clk_pwm" TNM_NET = clk_pwm; TIMESPEC TS_clk_pwm = PERIOD "clk_pwm" 40.690 ns HIGH 50% INPUT_JITTER 500 ps; Is it not the correct way to give timing constarint? I am curious to know what goes wrong in the case with timing constarint. Please help. Thanks. asenapati 
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3个回答
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一个，
检查完整的时间报告，日志中的警告。 我相信答案就在那里。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 a, Examine the full timing report, the warnings in the log. I am sure the answer is right there. Austin Lesea Principal Engineer Xilinx San Jose |
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嗨，你能否详细说明你的陈述“如果我不在输入时钟上使用任何时序常数，我会得到预期的结果。但是，结果与.ucf文件中的时间常数不一致。”你指的是
时间违规或板级功能问题？谢谢，Yash 以上来自于谷歌翻译 以下为原文 Hi, Can you please give more detail about your statement "I get expected result if i don't use any timing constarint on the input clock. However, the result is inaccurate with timing constarint in the .ucf file." Are you referring to timing violations or board level functional issue? Thanks, Yash |
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在时序约束的情况下没有任何时序违规。
但是块的功能并不像预期的那样。 以上来自于谷歌翻译 以下为原文 There isn't any timing violation in the case with timing constraint. But the functionality of the block isn't as expected. |
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只有小组成员才能发言，加入小组>>
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