完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我的固件代码在3个FPGA中的一个FPGA上出现问题。
应用程序明智的代码在两个virtex 5 FPGA上正常工作,但一个FPGA数据与其他FPGA数据相比不正确。 所有FPGA都是相同的。 FPGA片利用率为94%。 这会导致问题吗? 在构建我的vhdl代码之后,我得到PPC时钟发生器输出SIG_PLL1_CLKOUT1的一个定时错误,其中检测到28个设置定时错误。 对于两个FPGA,这仍然是一个正常的位文件,但对于1个FPGA数据输出是不合适的。 当我添加chipcope来检查数据在哪里损坏时没有时序错误,并且固件对所有三个FPGA都工作正常。 我无法弄清楚实际问题是什么。 |
|
相关推荐
1个回答
|
|
嗨,
由于存在28个设置违规,因此在将生成的BITFILE用于硬件之前需要先修复这些设置。 现在为什么具有相同BITFILE的2 FPGA正在工作以及为什么1导致问题,更可能是由于电路板的条件不同。 噪声效应以及PVT可能有助于2 FPGA,但在其他情况下会导致问题。 我仍然不能具体评论它的问题。 我的建议是,修复时间得到100%通过定时Bitfile然后在硬件上使用它。 如果您需要有关如何修复时间的建议,请分享您的时间报告。 谢谢,佳日 |
|
|
|
只有小组成员才能发言,加入小组>>
2134 浏览 7 评论
2590 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2063 浏览 9 评论
3135 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2166 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
399浏览 1评论
1503浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2164浏览 0评论
495浏览 0评论
1618浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-3-29 04:27 , Processed in 0.889650 second(s), Total 75, Slave 59 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 深圳华秋电子有限公司
电子发烧友 (电路图) 粤公网安备 44030402000349 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号