怎么通过vivado 2014.3进行编码？

我正在尝试做一个需要在七段显示器上显示“数字时钟”的项目。
我正在通过vivado 2014.3进行编码并使用nexys4 FPGA。
问题是当我尝试根据每秒，分钟，小时的状态从我的ROM中将一个值放入七段显示器的阴极（显示为SSeg_CA）时。
我把信号放到LED上，看看它在读什么，我正在读8'b00000000。
我已经验证了秒，小时，小时状态正在改变，因为我也想要它们（也通过LED）。
有人可以帮忙吗？
这是代码（我试图标记我认为问题可能存在的块）：
`timescale 1ns / 1ps
模块AlARM_Clock（输出[7：0] SSeg_AN，输出[7：0] SSeg_CA，输出[15：0] LED，输出报警，输入[15：0] SW，输入PBC，输入CLK）;
整数H1，H2，M1，M2，S1，S2，w;
reg sec_clk，fast_clk，active_clk;
reg [31：0] i，k;
reg [7：0]数字[0：9];
reg [7：0] SSeg_AN_temp;
reg [7：0] SSeg_CA_temp;
reg [15：0] LED_temp;
reg LED_test_temp;
初始开始分配i = 32'd0;
分配k = 32'd0;
assign sec_clk = 1'b0;
assign fast_clk = 1'b0;
分配H1 = 0;
分配H2 = 0;
分配M1 = 0;
分配M2 = 0;
分配S2 = 0;
分配S1 = 0;
分配w = 0;
assign SSeg_AN_temp = 8'b11111111;
assign SSeg_CA_temp = 8'b11111111;
digit [0] = 8'b11000000;
// ******** ROM for 7seg dispdigit [1] = 8'b11111001;
digit [2] = 8'b10100100;
digit [3] = 8'b10110000;
digit [4] = 8'b10011001; digit [5] = 8'b10010010;
digit [6] = 8'b10000010;
digit [7] = 8'b11111000;
digit [8] = 8'b10000000;
digit [9] = 8'b10010000;
结束// ****时钟工作正常****总是@（posedge CLK）//这个块给我sec_clk开始如果（我开始i = i + 1;结束其他开始i = 32'd0;

sec_clk = ~sec_clk; end endalways @（posedge CLK）//这个块给我fast_clk开始if（k