Spartan-6的PLL存在问题，特别是输入时钟慢的反馈路径

在任何情况下，反馈环路中的输出都不需要以VCO频率运行。
我相信M可以设置为1.在您的情况下，您可能希望将其设置为7.然后CLK0将以比特率运行。
你当然不需要制作M 21.实际上，为了获得正确的VCO频率，有效的CLK0分频时间M想要为21，所以例如你可以有一个CLK0输出分频器为3，反馈分频器为7. M
如果您选择内部反馈，则需要为21。
- Gabor
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反馈时钟应具有与输入时钟相同的频率，而不是VCO频率。
因此，在您的情况下，频率应为22 MHz。
反馈时钟和输入时钟进入PLL内的相位比较器，因此它们应具有相同的频率。
- Gabor

嗨Gabor，
gszakacs写道：
反馈时钟应具有与输入时钟相同的频率，而不是VCO频率。
因此，在您的情况下，频率应为22 MHz。
反馈时钟和输入时钟进入PLL内的相位比较器，因此它们应具有相同的频率。
感谢您的回答。
但是在相位比较器（PFD）之前有一个分频器M.
我附上了一张来自2008年的照片。
如果我想生成一个比CLKIN1高10倍的时钟O0，我会将M设置为10.结果，CLKFBIN被除以10.因此，我的PFD只能看到每10个脉冲。
他仍然可以完成相位比较的工作，但他将VCO的电压调高到足以使VCO产生时钟10倍CLKIN1。
这是我对PLL的理解。
此外，反馈时钟XAPP1064也成倍增加。
亲切的问候，
基督教

在任何情况下，反馈环路中的输出都不需要以VCO频率运行。
我相信M可以设置为1.在您的情况下，您可能希望将其设置为7.然后CLK0将以比特率运行。
你当然不需要制作M 21.实际上，为了获得正确的VCO频率，有效的CLK0分频时间M想要为21，所以例如你可以有一个CLK0输出分频器为3，反馈分频器为7. M
如果您选择内部反馈，则需要为21。
- Gabor

嗨Gabor，
我想我明白了。
我现在定了

CLKFBOUT_MUL

嗨Christian，Gabor，
我发现你的线程非常有用，因为我正在实现一个带有40Mhz源同步时钟的7：1 cameralink，并且我正在尝试使用XAPP1064作为指南。
关于将PLL的CLOCKOUT0_DIVIDE设置为3，你的最后一个回答让我很困惑....
我一直在使用UG382图3-5 PLL使用CLOCKOUT0反馈我的模型在XAPP1064中发生了什么。
我将它粘贴在下面，但用我认为ISEREDES2块发生的事情替换I / O输入块：
据我了解，我需要设置：
CLKFEOUT_MULT = 7
CLKOUT0_DIVIDE = 1
DIVCLK_DIVIDE = 1
这意味着我的输入时钟（clkin）乘以7，以便PLL输出时钟与比特流匹配（我称之为clkin_x7）。
这是ISEREDES2模块的主时钟，然后路由到CFB0。
然后，M = 7将该时钟分频，以便在进入PLL的VCO时两个时钟都为x1。
不幸的是，40Mhz x 7 x 1/1 = 280Mhz，低于VCO的400-1050Mhz频率范围。
看起来40Mhz太慢，但你似乎已经能够使用22Mhz。
我是否错误地实现了时钟？
任何帮助将不胜感激！
谢谢，
彼得
我还将介绍如何设置PLL：
rx_pll_inst：PLL_BASE通用映射（BANDWIDTH =>“OPTIMIZED”，CLKFBOUT_MULT => 7，CLKFBOUT_PHASE => 0.0，CLKIN_PERIOD => 25.0，CLKOUT0_DIVIDE => 1，CLKOUT0_DUTY_CYCLE => 0.5，CLKOUT0_PHASE => 0.0，CLKOUT2_DIVIDE => 7，CLKOUT2_DUTY_CYCLE =
> 0.5，CLKOUT2_PHASE => 0.0，COMPENSATION =>“SOURCE_SYNCHRONOUS”，DIVCLK_DIVIDE => 1，CLK_FEEDBACK =>“CLKOUT0”，REF_JITTER => 0.100）端口映射（CLKOUT0 => clkin_x7_pll_int，CLKOUT2 => clkin_pll_int，LOCKED => clkin_lckd_int，
CLKFBIN => clkin_x7__iserdes_fb_buf，CLKIN => clkin_iserdes_buf，RST => reset）;

希望你解决了这个问题。
我不得不在2012年使用M = 14和D = 2来获得类似的54MHz平板显示器链路，以达到400MHz的下限。