xapp1064时钟反馈路径延迟问题

嗨，尼克
bufpll时钟体系结构在xapp1064中显示，输入时钟路径为
输入时钟 - > ibufds  - > iserdes（clk） - > bufio2  - > pll  - > bufpll  - > iserdes（数据）
| ------（1） -   -   -   -  | ---（2）--- |  - （3） -  | ----（4）--- |
延迟时间显示在FPGA编辑器中：
T1 = 0.754ns
T2 = 0.825ns
T3 = 1.135ns
T4 = 1.464ns
pll反馈clk路径是
pll  - > bufpll  - > iserdes（clk） - > bufio2_fb  - > pll
|  - （5） -  | ---（6）--- | -------（7）---- | ----（8）--- |
延迟时间显示在fpga编辑器中：
T5 = 1.135ns
T6 = 1.464ns
T7 = 0.754ns
T8 = 0.825ns
t1 + t2 + t3 + t4 == t5 + t6 + t7 + t8，因此到达iserdes（数据）的时钟处于相同的相位，时钟到达iserdes（clk）。  
我认为这就是为什么xapp1064说“当使用PLL进行数据接收时，需要PLL去偏移。反馈时钟信号从时钟输入引脚的输入SerDes原语的I / O时钟目的地通过BUFIO2FB原语返回到PLL
这种机制迫使乘法时钟与原始接收时钟处于同一相位。“
但是，在后置模式下模拟xapp1064时，我发现两个时钟不在同一相位，因为iserdes（clk）输出时间不同。
从idelay到bufio2的时钟输入路径，iserdes延迟为1.628 ns
时钟反馈路径从bufpll到bufio2_fb，iserdes延迟为3.877 ns
因此，两个时钟相位偏移为2.249 ns。
xapp1064总结说，“这些设计适用于数据和时钟边缘对齐的源同步系统。当时钟和数据居中对齐时，需要不同的技术。”
当时钟和数据到达fpga时，边缘对齐。由于fpga内部延迟，当在iserdes侧时，时钟和数据不是边缘对齐的。
Michael ------------------------------------------感谢上帝，我遇到了FPGA
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以下为原文

hi,nick
  The bufpll clock architechture illustrated in xapp1064, input clock path is
  input clock -> ibufds -> iserdes(clk) -> bufio2 -> pll -> bufpll -> iserdes(data)
                             |------(1)-----|---(2)---|--(3)--|----(4)---|

  delay time showed in fpga editor:
  t1=0.754ns
  t2=0.825ns
  t3=1.135ns
  t4=1.464ns

  pll feedback clk path is
  pll -> bufpll -> iserdes(clk) -> bufio2_fb -> pll
    |--(5)--|---(6)---|-------(7)----|----(8)---|
  delay time showed in fpga editor:
  t5=1.135ns
  t6=1.464ns
  t7=0.754ns
  t8=0.825ns

  t1+t2+t3+t4==t5+t6+t7+t8,therefore clock arriving at iserdes(data) is in the same phase with clock arriving at iserdes(clk).
  
  I think this is why xapp1064 said "When using the PLL for data reception, PLL deskew is required. The feedback clock signal is
routed from an I/O clock destination at the input SerDes primitive of the clock input pin back to
the PLL using a BUFIO2FB primitive. This mechanism forces the multiplied clock to be in the
same phase as the original received clock."

  However,when simulating xapp1064 in post par mode,I find the two clock are not in the same phase,because iserdes(clk) output time are different.
  clock input path from idelay to bufio2,iserdes delay is 1.628 ns
  clock feedback path from bufpll to bufio2_fb,iserdes delay is 3.877 ns
  so,two clock phase skew is 2.249 ns.
  xapp1064 summay said,"These designs
are for use in source-synchronous systems where the data and clock are edge aligned.
Different techniques are required when the clock and data are center aligned."
  when clock and data arrives at fpga are edge aligned.Because of fpga internal delay,when at iserdes side,clock and data are not edge aligned.

Michael

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Thanks for god,I meet FPGA.
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