[问答]

如何替换Spartan-6代码中的BUFGDLL？

问答对人有帮助，内容完整，我也想知道答案 0 嗨！我有一个用于Spartan-3（带有Opal Kelly XEM3001板）的项目，并尝试将其移植到Spartan-6（Opal Kelly XEM6001）。大多数事情似乎都有效，除了这部分的PlanAhead / NgdBuild扼流圈： BUFGDLL clkbuf（.I（hi_in [0]）,. O（ti_clk））; 因为在Spartan-6中似乎没有支持BUFGDLL，而且正如我所看到的，它在Spartan-3时甚至已经过时，发现一些手册说它被DCM_SP + BUFG的组合所取代。怎么做，我怎么能改变这个代码是最新的（实际编译）？谢谢！以上来自于谷歌翻译以下为原文 Hi! I have project that was used with a Spartan-3 (with an Opal Kelly XEM3001 board), and trying to port it to a Spartan-6 (Opal Kelly XEM6001). Most of the things seem to work, except PlanAhead/NgdBuild chokes on this part: BUFGDLL clkbuf(.I(hi_in[0]), .O(ti_clk)); since BUFGDLL is not seem to be supported in Spartan-6, and as I looked, it was even obsolete at Spartan-3 times, found some manual that says it is replaced by a combo of DCM_SP + BUFG. How's that done, how could I change this code to be up to date (and actually compile)? Thanks! 0
2019-6-26 08:56:45　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报何元相关推荐 • xilinx公司的spartan-6代的fpga内核是不是ARM的啊？ 6903 • 请问SPARTAN-6的平台电缆USB是否支持？ 1952 • Spartan-6 FPGA是否需要设计中的上电复位电路 2271 • Spartan-6器件的可用性 1724 • Xilinx Spartan-6哦中multiboot的问题 6791 • SPARTAN-6 FPGA不支持ML605板 1213 • Spartan-6 XC6SLX25 FTG256A和Spartan-6 XC6SLX25 FTG256B的差异是什么 3423 • 请问spartan-6芯片运行arm软核是否有Xilinx的许可？ 2529 • 推荐用于Spartan-6的SPI Flash 3169 • 求睿智Xilinx Spartan-6 FPGA开发板资料 7283 1个回答

答案对人有帮助，有参考价值 0 BUFGDLL从未存在过 - 它始终是特定配置中DLL和BUFG的简写。真正的联系是： - 时钟在时钟引脚上进入FPGA - 时钟通过输入缓冲区（IBUFG） - IBUFG的输出转到DCM的CLKIN - DCM的CLK0输出进入BUFG - BUFG输出是用于设计的缓冲时钟（BUFGDLL的输出） - BUFG输出也进入DCM的CLKFB输入构建它的最简单方法是使用CoreGen的Clocking Wizard。它将实例化所有单元并为您连接所有信号。 Avrum 以上来自于谷歌翻译以下为原文 A BUFGDLL never existed - it was always a shorthand for a DLL and a BUFG in a particular configuration. The real connection is: - clock comes into the FPGA on a clock capable pin - clock goes through an input buffer (IBUFG) - output of IBUFG goes to CLKIN of DCM - CLK0 output of DCM goes to BUFG - BUFG output is the buffered clock used for your design (the output of the BUFGDLL) - BUFG output also goes to the CLKFB input of the DCM The easiest way to build this is to use the Clocking Wizard from CoreGen. It will instantiate all the cells and connect all the signals for you. Avrum

2019-6-26 09:07:17 评论举报陈玉筠