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Spartan 6 BRAM显然有一个涉及双端口模式和异步时钟的错误。
这个 部分记录在BRAM用户指南中。 我通常使用以下模板暗示在Verilog中阻止rams: reg [7:0] mem [255:0] reg [7:0] w_ptr,r_ptr; reg [7:0] rd_data; 总是@(posedge wr_clk) mem [w_ptr] 以下为原文 Spartan 6 BRAM apparently has a bug involving dual port mode with async clocks. This is partially documented in the BRAM user guide. I typically imply block rams in Verilog using templates like: reg [7:0] mem[255:0] reg[7:0] w_ptr, r_ptr; reg [7:0] rd_data; always @(posedge wr_clk) mem[w_ptr] <= write_data; always @(posedge rd_clk) rd_data <= mem[r_ptr]; Is there a constraint / synthesis attribute I can add to the declaration of "mem" to get XST to infer the proper write_mode to avoid the S6 bug? It sure would be nice if Xilinx published thorough work-arounds with information like this. John Providenza |
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1个回答
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FWIW是针对Virtex6 BRAM(http://www.xilinx.com/support/answers/34859.htm)发布的解决方法(WRITE_FIRST SDP模式)。
与您的FAE交谈以检查Spartan6 BRAM的状态。 干杯,吉姆 以上来自于谷歌翻译 以下为原文 FWIW, a workaround (WRITE_FIRST SDP mode) has been published for Virtex6 BRAM ( http://www.xilinx.com/support/answers/34859.htm ) . Talk to your FAE to check the status on the Spartan6 BRAM. Cheers, Jim |
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