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嘿，
我在设计中使用spartan3 xc3s4000，我想知道BRAM或RAM访问时间的输出时间是多少？ 我想以125Mhz运行双端口ram，我无法在数据表的任何地方找到RAM访问时间/输出时间。 它是特定于设备还是什么？ 问候 以上来自于谷歌翻译 以下为原文 Hey, I am using spartan3 xc3s4000 in my design, I wanted to know what is the clock to output time of BRAM or RAM access time? I wanted to run the dual port ram at 125Mhz, and I couldn't find RAM access time / clock to output time anywhere in the datasheet. Is it device specific or what ? Regards 
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3个回答
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S，
http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf 表55，第85页。 访问时间取决于BRAM块的所有线路的路由。 查看时序报告，并使用FPGA_Editor检查设计将提供准确的值。 “原始”访问时间可能是读/写周期时间的很小一部分。 Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 s, http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf Table 55, page 85. The access time will depend on the routing of all the wires to/from the BRAM block. Looking at the timing report, and examining the design with FPGA_Editor will provide the exact value. The 'raw' access time may be a very small part of the read/write cycle time. Austin Lesea Principal Engineer Xilinx San JoseView solution in original post |
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S，
http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf 表55，第85页。 访问时间取决于BRAM块的所有线路的路由。 查看时序报告，并使用FPGA_Editor检查设计将提供准确的值。 “原始”访问时间可能是读/写周期时间的很小一部分。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 s, http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf Table 55, page 85. The access time will depend on the routing of all the wires to/from the BRAM block. Looking at the timing report, and examining the design with FPGA_Editor will provide the exact value. The 'raw' access time may be a very small part of the read/write cycle time. Austin Lesea Principal Engineer Xilinx San Jose |
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