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你好，
如何将std_logic_vector（15 downto 0）的信号转换为整数然后传递它或将其用于VDL模块的变量？ 我尝试了以下但得到错误 在VHDL模块中 ... 实体foobar是港口（ row_in：在std_logic_vector中（15 downto 0）; ... ）; 结束; foobar的建筑foobar_a是 signal row_int：整数范围0到65535：= 128; ... 开始 row_int; ... 最好的问候，弗雷德 最好的问候，弗雷德 例如： 以上来自于谷歌翻译 以下为原文 Hello, How to convert a signal of std_logic_vector(15 downto 0) to integer and then pass it or use it to a VDL module's variable? I tried the following but getting error In the VHDL module ... entity foobar is port( row_in : in std_logic_vector(15 downto 0); ... ); end; architecture foobar_a of foobar is signal row_int : integer range 0 to 65535 := 128; ... begin row_int <= conv_integer(row_in); ... process (CLK, RSTL) variable row: integer range 0 to row_int; ... Best regards, Fred Best regards, Fred For example: 
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7个回答
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使用IEEE库中定义的to_integer：numeric_std。
- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 use to_integer defined in IEEE library:numeric_std. - Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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你好@ muzaffer，
我做了你问的但得到了 [Synth 8-561]范围表达式无法解析为常量... 这是代码 row_int 以下为原文 hello @muzaffer, I did what you asked but getting
row_int <= to_integer(unsigned(row_in(15 downto 0))); variable row: integer range 0 to row_int; Why can't I do this? |
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你的代码说：
signal row_int：整数范围0到65535：= 128; ...变量行：整数范围0到row_int; 我不确定我理解哪个行被定义为。 尝试： row：整数范围0到128; - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 your code says: signal row_int : integer range 0 to 65535 := 128; ... variable row: integer range 0 to row_int; I am not sure I understand what row is defined to be. Try: row: integer range 0 to 128; - Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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嗨@ fsahebi2014，
除了Muzaffer的建议之外，您可以参考此AR以获取有关错误的详细信息：http：//www.xilinx.com/support/answers/52302.html 您使用的是哪个Vivado版本？ 谢谢，Nupur ----------------------------------------------- --------------------------------------------- Google在发布之前提问 。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（点击星标）。 以上来自于谷歌翻译 以下为原文 Hi @fsahebi2014, In addition to Muzaffer's suggestion, you can refer to this AR for details on the error: http://www.xilinx.com/support/answers/52302.html Which Vivado version are you using? Thanks, Nupur -------------------------------------------------------------------------------------------- Google your question before posting. If someone's post answers your question, mark the post as answer with "Accept as solution". If you see a particularly good and informative post, consider giving it Kudos (click on the star mark). |
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你好@nupurs，Vivado 15.2我需要使用变量，但是上面的范围不是常数，而是我编码的方式。
还有其他任何代码方式吗？ 问候，弗雷德 以上来自于谷歌翻译 以下为原文 hello @nupurs, Vivado 15.2 I need to use vaiable but the upper range is not constant that's I coded that way. Any other way to code? Regards, Fred |
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根据输入，您不能拥有大小不同的变量。
编码你想要做的事情肯定有不同的方式。 你可以在FPGA中做任何事情。 您的帖子中没有足够的信息来暗示您使用其他解决方案。 以上来自于谷歌翻译 以下为原文 You can't have a variable that is varying in size based on an input. There is most certainly a different way to code what you want to do. You can do anything in FPGA's. There is not enough information in your posts to hint you to another solution. |
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您的代码建议您根据16位总线上的实际值动态设置整数范围。
这是你做不到的。 另一方面，如果您尝试将整数范围设置为依赖于静态值，则该值可以作为泛型传递。 以上来自于谷歌翻译 以下为原文 Your code suggests you want to set an integer range dynamically based on the actual value present on your 16 bit bus. This you cannot do. If on the other hand, you are trying to set the integers range dependant on a static value then this value could be passed as a generic. |
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