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我正在尝试为sel = 0时充当乘数的电路编写VHDL代码，并在sel = 1时充当乘数累加器，代码如下
库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL; - 如果在此代码中实例化 - 任何Xilinx原语，则取消注释以下库声明.-- library UNISIM; - 使用UNISIM.VComponents.all; 实体复合体isPORT（a：在std_logic_vector（15 downto 0）; b：在std_logic_vector（15 downto 0）; sel：在std_logic中; clk：在std_logic中; prod：out std_logic_vector（31 downto 0））; end complex; 体系结构复杂的信号产品的行为：std_logic_vector（31 downto 0）;信号乘法：std_logic_vector（31 downto 0）;信号Mux_Out：std_logic_vector（31 downto 0）;信号添加：std_logic_vector（31 downto 0）; 开始 乘以Mux_Out“00000000000000000000000000000000”;补充说 问题是当我在isim上模拟这个代码时，累加器会在时钟的下降沿而不是时钟的上升沿发生变化。 
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