如何将零推入fifo

大家好。
我是VHDL的新手，很抱歉新手问题。
无论如何，我想知道如何将零推入fifo。
我已经生成了下一个组件
组件fifo_generator_v6_2端口（clk：IN std_logic; rst：IN std_logic; din：IN std_logic_VECTOR（127 downto 0）; wr_en：IN std_logic; rd_en：IN std_logic; prog_full_thresh：IN std_logic_VECTOR（9 downto 0）; dout：OUT std_logic_VECTOR（127
downto 0）; full：OUT std_logic; almost_full：OUT std_logic; empty：OUT std_logic; prog_full：OUT std_logic）;
最终组件;
显然我无法控制输入，这个动作有没有特殊的引脚？
另一件事，在项目中我需要验证数据，在这种情况下它是一个简单的计数器。
如果没有访问输出，我怎么能这样做？
非常感谢。
阿萨夫。
到目前为止，这是我的代码
--------------------------------------------------
----------------------------------公司： - 工程师： -   - 创建日期：16：48
：47 11/03/2011  - 设计名称： - 模块名称：Lat  -  A_fifo  - 项目名称： - 目标设备： - 工具版本： - 描述：----依赖关系：----修订版
： - 修订版0.01  - 文件创建 - 附加评论：-------------------------------------
----------------------------------------------- library IEEE;
使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.std_logic_unsigned.All;  - 如果使用带有符号或无符号值的算术函数，则取消注释以下库声明 - 使用IEEE.NUMERIC_STD.ALL;  - 如果实例化，则取消注释以下库声明
- 此代码中的任何Xilinx原语.--库UNISIM;  - 使用UNISIM.VComponents.all;实体Lat是端口（clk：IN std_logic; rst：IN std_logic; ctrl：IN std_logic_VECTOR（1 downto 0）; en：
IN STD_LOGIC; din：IN std_logic_VECTOR（127 downto 0）;  -  wr_en：IN std_logic;  -  rd_en：IN std_logic; dout：
OUT std_logic_VECTOR（127 downto 0）;  -  full：OUT std_logic;  -  almost_full：OUT std_logic;  -  empty：OUT std_logic;
有效：OUT std_logic）;结束Lat;架构A_fifo的Lat是 - 组件组件fifo_generator_v6_2端口（clk：IN std_logic; rst：IN std_logic; din：IN std_logic_VECTOR（127 downto 0）; wr_en：IN std_logic; rd_en：IN std_logic
; prog_full_thresh：IN std_logic_VECTOR（9 downto 0）; dout：OUT std_logic_VECTOR（127 downto 0）; full：OUT std_logic; almost_full：OUT std_logic; empty：OUT std_logic; prog_full：OUT std_logic）;
最终组件;
- 信号信号cass：std_logic_vector（127 DOWNTO 0）：=（OTHERS =>'0'）;
- 对于验证信号cass1：std_logic_vector（9 DOWNTO 0）：=（OTHERS =>'0'）;
- 用于检查信号prog_full的字数：std_logic;
信号wr_en：std_logic;
signal rd_en：std_logic;
信号prog_full_thresh：std_logic_VECTOR（9 downto 0）;
信号为空：std_logic;
信号满：std_logic;
信号almost_full：std_logic;
- 常量常量temp：std_logic_VECTOR（127 DOWNTO 0）：=（OTHERS =>'1'）;
常量temp1：std_logic_VECTOR（9 DOWNTO 0）：=（9 =>'1'，OTHERS =>'0'）;
常量temp2：std_logic_VECTOR（127 DOWNTO 0）：=（127 =>'1'，OTHERS =>'0'）;
开始fifo1：fifo_generator_v6_2端口映射（clk => clk，rst => rst，din => din，wr_en => wr_en，rd_en => rd_en，prog_full_thresh => prog_full_thresh，dout => dout，full => full，almost_full =>
almost_full，empty => empty，prog_full => prog_full）;
进程（rst，clk）开始if（rst ='1'）然后dout'0'）;
有效elsif（clk ='1'）和clk'EVENT然后有效 - 设置prog_full_thresh case ctrl是“00”=> prog_full_thresh当“01”=> prog_full_thresh时“10”=> prog_full_thresh当其他=> null;
结束案例;
- 如果我们还没有到达数据的末尾if（cass1 / = temp）那么 - 如果我们还没有达到fifo阈值if（prog_full ='0'）那么 -  If（enable = 0）推零和
不要弹出if（en ='0'）然后 - 如何在fifo中推零？
有效 - 如果（enable = 1）推送数据，不要弹出，并且inc cass1 elsif（en ='1'）则dout'0'）;
wr_en有效cass1 else null;
万一;
- 如果我们已经达到fifo阈值elsif（prog_full ='1'）那么 - 如果（enable = 0）推零，弹出，有效和inc cass if（en ='0'）那么 - 我怎么推
在fifo中为零？
rd_en if（cass / = dout）那么 - 相同的时钟？
有效结束;
cass  - 如果（enable = 1）推送数据，pop，valid，inc cass1和cass elsif（en ='1'）则wr_en rd_en if（cass / = dout）然后有效结束if;
cass cass1 else null;
万一;
否则为null;
万一;
- 如果我们已经到达数据的末尾但是fifo还没有空 -  pop，valid，inc cass elsif（（cass1 = temp）和（empty ='0'））那么rd_en if（cass / = dout）然后有效
万一;
cass  - 如果我们已经到达数据的末尾并且fifo是空的 - 什么都不做elsif（（cass1 = temp）和（empty ='1'））然后dout'0'）;
有效的其他null;
万一;
否则为null;
万一;
结束过程;
结束A_fifo;



以下为原文

Hey guys.

I'm new to VHDL, so sorry for the newbie questions.

Anyway, I would like to know how can I push a zero into a fifo.
I have generated the next component

component fifo_generator_v6_2
        port (
        clk: IN std_logic;
        rst: IN std_logic;
        din: IN std_logic_VECTOR(127 downto 0);
        wr_en: IN std_logic;
        rd_en: IN std_logic;
        prog_full_thresh: IN std_logic_VECTOR(9 downto 0);
        dout: OUT std_logic_VECTOR(127 downto 0);
        full: OUT std_logic;
        almost_full: OUT std_logic;
        empty: OUT std_logic;
        prog_full: OUT std_logic);
    end component;

Obviously I can't control the input, is there a special pin for this action?

Another thing, in the project I need to validate the data, in this case it's a simple counter.
How can I do it without have access to the output?

Thanks a lot.
Assaf.

Here is my code so far

----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date:    16:48:47 11/03/2011
-- Design Name:
-- Module Name:    Lat - A_fifo
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.std_logic_unsigned.All;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Lat is
    port (
        clk: IN std_logic;
        rst: IN std_logic;
        ctrl : IN  std_logic_VECTOR(1 downto 0);
        en : IN  STD_LOGIC;
        din: IN std_logic_VECTOR(127 downto 0);
--        wr_en: IN std_logic;
--        rd_en: IN std_logic;
        dout: OUT std_logic_VECTOR(127 downto 0);
--        full: OUT std_logic;
--        almost_full: OUT std_logic;
--        empty: OUT std_logic;   
        valid: OUT std_logic
        );
end Lat;

architecture A_fifo of Lat is

    -- component
   
    component fifo_generator_v6_2
        port (
        clk: IN std_logic;
        rst: IN std_logic;
        din: IN std_logic_VECTOR(127 downto 0);
        wr_en: IN std_logic;
        rd_en: IN std_logic;
        prog_full_thresh: IN std_logic_VECTOR(9 downto 0);
        dout: OUT std_logic_VECTOR(127 downto 0);
        full: OUT std_logic;
        almost_full: OUT std_logic;
        empty: OUT std_logic;
        prog_full: OUT std_logic);
    end component;
   
    --    signals
   
    signal cass: std_logic_vector (127 DOWNTO 0):=(OTHERS=>'0');   -- For validation
    signal cass1: std_logic_vector (9 DOWNTO 0):=(OTHERS=>'0');    -- For checking the number of words
    signal prog_full: std_logic;
    signal wr_en: std_logic;
    signal rd_en: std_logic;
    signal prog_full_thresh: std_logic_VECTOR(9 downto 0);
    signal empty: std_logic;
    signal full: std_logic;
    signal almost_full: std_logic;
   
    -- constants
   
    constant temp : std_logic_VECTOR(127 DOWNTO 0) := (OTHERS => '1');
    constant temp1 : std_logic_VECTOR(9 DOWNTO 0) := (9=>'1', OTHERS=>'0');
    constant temp2 : std_logic_VECTOR(127 DOWNTO 0) := (127=>'1', OTHERS=>'0');

   
begin
   
    fifo1 : fifo_generator_v6_2
                port map (
                    clk => clk,
                    rst => rst,
                    din => din,
                    wr_en => wr_en,
                    rd_en => rd_en,
                    prog_full_thresh => prog_full_thresh,
                    dout => dout,
                    full => full,
                    almost_full => almost_full,
                    empty => empty,
                    prog_full => prog_full);


    process(rst, clk)
        begin
            if (rst = '1') then
                dout <= (OTHERS=>'0');
                valid <= '0';
               
            elsif (clk = '1') and clk'EVENT then
                valid <= '0';  -- inital value
               
                -- setting prog_full_thresh
               
                case ctrl is
                    when "00" =>
                        prog_full_thresh <= "0001100011";    --99
                    when "01" =>
                        prog_full_thresh <= "0011000111";    --199
                    when "10" =>
                        prog_full_thresh <= "0100101011";    --299
                    when others => null;
                end case;
               
                -- If we have not reached the end of data yet
               
                if (cass1 /= temp) then
                    
                    -- if we have not reached the fifo threshold
                    
                    if (prog_full = '0') then   
                    
                        -- If (enable = 0) push zero and dont pop
                        
                        if (en = '0') then
                            -- How do I push zero in the fifo?
                            valid <='0';
                        
                        -- If (enable = 1) push data, dont pop, and inc cass1
                        
                        elsif (en ='1') then
                            dout <= (OTHERS=>'0');
                            wr_en <= '1';
                            valid <='0';
                            cass1 <= cass1 + temp1;
                           
                        else null;
                        end if;
                    
                    -- if we have reached the fifo threshold
                    
                    elsif (prog_full = '1') then
                    
                        -- If (enable = 0) push zero, pop, valid and inc cass
                        
                        if (en = '0') then
                            -- How do I push zero in the fifo?
                            rd_en <= '1';
                            if (cass /= dout) then    -- same clock?
                                valid <= '1';            -- mismatch = (valid <= 1)
                            end if;
                            cass <= cass + temp2;
                        
                        -- If (enable = 1) push data, pop, valid, inc cass1 and cass
                        
                        elsif (en ='1') then
                            wr_en <= '1';
                            rd_en <= '1';
                            if (cass /= dout) then
                                valid <= '1';            -- mismatch = (valid <= 1)
                            end if;
                            cass <= cass + temp2;
                            cass1 <= cass1 + temp1;
                           
                        else null;
                        end if;
                    
                    else null;
                    end if;
                    
               
                -- If we have reached the end of data but fifo not empty yet
                -- pop, valid, inc cass
               
                elsif ((cass1 = temp) and (empty = '0')) then
                    rd_en <= '1';
                    if (cass /= dout) then
                            valid <= '1';            -- mismatch = (valid <= 1)
                    end if;
                    cass <= cass + temp2;
               
                -- If we have reached the end of data and fifo is empty
                -- do nothing
               
                elsif ((cass1 = temp) and (empty = '1')) then
                    dout <= (OTHERS => '0');
                    valid <='0';
               
                else null;
                end if;
               
            else null;
            end if;                    
        end process;
        
end A_fifo;