完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
你好，
我使用的是xc6vlx760-2ff1760 FPGA。 synplify显示的资源利用率仅为50％。 但是在ISE上做PAR时，我发现有很多信号未被清除。 （即使由于这个原因，ISE抛出错误并停止） 我已经阅读了xilinx网站上提供的用于v-6逻辑优化的手册（以避免路由拥塞），但大部分内容都涉及手动技术。 是否有一些属性和约束可以避免这样做？ 我可以采取哪些其他优化步骤？ 感谢致敬 Saransh 以上来自于谷歌翻译 以下为原文 Hello, I am using xc6vlx760-2ff1760 FPGA. The resource utilization as shown by synplify is 50% only. But while doing PAR on ISE, I find that there are many signals being unrouted. (Even due to which, ISE threw error and stopped) I have went through the manual for v-6 logic optimizations (to avoid routing congestion) available on xilinx website, but most of it talks about manual techniques. Are there some attributes and constraints available to avoid so? What other steps I could take for its optimization? Thanks and regards Saransh 
0
|
|
相关推荐
3个回答
|
|
|
HiSaransh，
几个问题： 为什么您认为导致错误的路由拥塞？ 你的时钟频率是多少？ MAP报告的利用率是多少？ 设计平面图是否规划？ 您是否尝试过运行PAR而没有时间限制？ 有时当PAR无法满足大芯片中的时序时，它会产生错误。 在没有时间限制的情况下进行PAR（或放宽时间，例如25MHZ而不是250）可以提供一些线索。 谢谢， 叶夫根 以上来自于谷歌翻译 以下为原文 Hi Saransh, A few questions: Why do you think it's the routing congestion that is causing the error ? What's your clock frequencies ? What is the utilization reported by MAP ? Is the design floorplanned ? Have you tried running PAR without timing constraints ? Sometimes when PAR fails to meet timing in a large chip it gives an error. Doing PAR without timing constraints (or relaxed timing, such as 25MHZ instead of 250) can give some clues. Thanks, Evgeni |
|
|
|
|
|
为什么在综合板上发布路由问题？
路由是实现的过程之一。 您的问题应该转到实施委员会。 我会把你的信息转移到那个董事会。 维维安 以上来自于谷歌翻译 以下为原文 Why do you post a routing issue on the Synthesis board? Routing is one of the processes of Implementation. Your question should go to the Implementation board. I'll move your message to that board. Vivian |
|
|
|
|
|
有一个关于这个主题的白皮书：
http://www.xilinx.com/support/documentation/white_papers/wp381_V6_Routing_Optimization.pdf 以上来自于谷歌翻译 以下为原文 There is a white paper on this subject: http://www.xilinx.com/support/documentation/white_papers/wp381_V6_Routing_Optimization.pdf |
|
|
|
|
只有小组成员才能发言，加入小组>>
2385 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2433 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
763浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
548浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
377浏览 1评论
1971浏览 0评论
688浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1865
评论
淘帖
1353
