完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
大家好
我有一个关于如何处理virtex 5中的复位信号的问题。用于复位整个设计的同步复位信号。复位信号的时序很难满足，因为扇出很大。 如果我减少synplify pro中的扇出限制。 我为其余的东西留下了很多复杂的线条。这需要很多逻辑。 应该有更好的解决方案。 有人可以帮助吗？ 问候 小东宇 
0
|
|
相关推荐
7个回答
|
|
|
从文档（以及FPGA编辑器中的快速浏览）中，全局缓冲区不仅限于V5上的时钟输入。
如果 你有免费的全局缓冲区（可能是因为有32个）而且是免费的 全局时钟线（每个区域10个），在其上插入全局缓冲区 重置分配可能有帮助。 它增加了一些延迟，但至少 整个芯片的传播延迟非常均匀。 |
|
|
|
|
|
嗨，
配置期间的最后一步是将所有寄存器清零。这通常会处理上电复位状态。 但是，我们还提供了一个配置后复位（使用外部设备），当DONE从低电平变为高电平时触发。 如果您的重置是真正同步的，那么您可以简单地将其分布在设备周围，然后在每个主要块中重新定时。 这将大大减少负载并加快速度。 当然，您应该在分配之前将顶层的重复时间加倍，以避免亚稳态。 最后，你真的需要同步复位吗？ 如果设备在复位后干净地恢复（没有因亚稳态问题）那么为什么不定义多周期路径或使用异步复位呢？ 希望这可以帮助。 最好的祝愿 福里奇 |
|
|
|
|
|
大家好
非常感谢您的帮助。 全局缓冲区可用于复位信号。 它可以以2.xx ns的延迟驱动3000个扇出。 不错。 但是在使用全局缓冲区后我看不到明显的资源减少。 所以我回到原始设计。 复位引脚由MCU控制。 它会不时地重置FPGA。就同步复位而言，我不知道异步复位如何与clock一起工作。这是潜在的元稳定性。 这只是我的担心。 重新设置重置是一个好主意。 但你不能用1个时钟复位芯片。 重启 无论如何，非常感谢你的帮助。 问候 小东宇 |
|
|
|
|
|
yuxdntu写道：大家好
非常感谢您的帮助。 全局缓冲区可用于复位信号。 它可以以2.xx ns的延迟驱动3000个扇出。 不错。 但是在使用全局缓冲区后我看不到明显的资源减少。 所以我回到原始设计。 复位引脚由MCU控制。 它会不时地重置FPGA。就同步复位而言，我不知道异步复位如何与clock一起工作。这是潜在的元稳定性。 这只是我的担心。 重新设置重置是一个好主意。 但你不能用1个时钟复位芯片。 重启 无论如何，非常感谢你的帮助。 问候 小东宇 您不会在合成/映射/ par结果中有任何可见的资源减少，因为插入全局缓冲区不会影响所使用的逻辑资源量，并且在Virtex-5上难以触发注册复制以限制扇出（不记得 现在的限制，但比年长的家庭大得多）。 它将减少的是用于分配信号的短程和中程路由资源的数量，将其释放用于其他用途并可能帮助在拥挤区域中进行路由。 在Spartan-3中，全局缓冲区只能达到时钟信号，我有时希望将它们用于其他目的，因为在某些设计中，我最终得到一个或两个信号，在整个芯片上散布着大量扇出（这通常结束 与FF一起产生被复制的信号）。 我怀疑这种情况并不少见，否则Xilinx不会在V4 / V5 / V6 / S6中增加从全局缓冲器驱动非时钟引脚的能力。 但是，虽然综合工具通常会自动在时钟信号上插入全局缓冲区，但您（据我所知）可以为其他情况明确地实例化它们。 实际上我更喜欢这种方式，这意味着我保持控制（我讨厌试图超越我的工具）。 |
|
|
|
|
|
请记住，很久以前我使用“低偏斜”约束来实现全局移植，例如重置。
但现在它似乎不再使用了。 实际上如果使用复位信号的复制，它将是一些复制寄存器。 它们的数量取决于扇出总量和扇出限制的设置。 在我的情况下，复制寄存器是数百个。寄存器的减少并不明显。 信号的路由也需要切片。 也许复制路由痕迹也不是签名。 |
|
|
|
|
|
|
|
|
|
|
|
yuxdntu写道：大家好
我有一个关于如何处理virtex 5中的复位信号的问题。用于复位整个设计的同步复位信号。复位信号的时序很难满足，因为扇出很大。 如果我减少synplify pro中的扇出限制。 我为其余的东西留下了很多复杂的线条。这需要很多逻辑。 应该有更好的解决方案。 有人可以帮助吗？ 问候 小东宇 以下可能听起来像是翻转，但并不意味着：只重置那些需要重置的寄存器。 ----------------------------是的，我这样做是为了谋生。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1157浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1369
评论
淘帖
681
