完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,我是学生
我尝试使用virtex5与部分重新配置教程UG702,但本教程设计为virtex6(ML605)所以我需要修复它 为virtex5创建新的综合和网表(从源代码复制.v文件并运行合成)。 然后我按照教程步骤在设计规则检查中遇到问题,这是错误 连接到可重新配置实例'U2_RP_Count'的以下终端''未被定位。 为这些IO分配位置。 我需要知道两件事 1)对于virtex5中的部分重新配置,我是否正确这样做? 2)我如何解决这个错误? |
|
相关推荐
1个回答
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1140浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
447浏览 1评论
2002浏览 0评论
726浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-22 12:14 , Processed in 1.255028 second(s), Total 77, Slave 60 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号