完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨 - 我希望有人可以提供帮助。
我想编辑已用于设计的dcm的频率，但是当我尝试更改DCMin FPGA编辑器的任何参数时，所有DCM输出都会随着PSCLK和DCLKinputs一起启用。 我不知道如何禁用它们。 启用DCM所有信号都被禁用。 一旦我尝试更改DCM中的任何参数，它就会启用所有输出和所提到的两个输入clks。 任何帮助，将不胜感激。 以上来自于谷歌翻译 以下为原文 Hi - I was hoping someone may hbe able to help out. I want to edit the frequency of a dcm that has been used for a design but anytime I try to change any parameter of the DCM in FPGA editor, all the DCM outputs become enabled along wth the PSCLK and DCLK inputs. I have no idea how to disable them. Prior to editting the DCM all thes signals are disabled. As soon as I try to change any parameter in the DCM it enables all the outputs and the two input clks mentioned. Any help would be appreciated. 
0
|
|
相关推荐
4个回答
|
|
|
我之前看过这个问题，你需要运行一个trim命令来删除所有这些额外的连接，有一个答案记录，但是io无法记住你得到的错误，所以无法找到它。
搜索答案数据库，它应该出现。 还可以尝试trim命令，看看是否有效。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 I have seen this issue before, you need to run a trim command to remove all of these additional connectins, there is an answer record on this but io cannot remeber teh error you get so cannot find it. Search the answers database and it should come up. Also try the trim command and see if that works.View solution in original post |
|
|
|
|
|
我之前看过这个问题，你需要运行一个trim命令来删除所有这些额外的连接，有一个答案记录，但是io无法记住你得到的错误，所以无法找到它。
搜索答案数据库，它应该出现。 还可以尝试trim命令，看看是否有效。 以上来自于谷歌翻译 以下为原文 I have seen this issue before, you need to run a trim command to remove all of these additional connectins, there is an answer record on this but io cannot remeber teh error you get so cannot find it. Search the answers database and it should come up. Also try the trim command and see if that works. |
|
|
|
|
|
http://www.xilinx.com/support/answers/21667.htm
以上来自于谷歌翻译 以下为原文 http://www.xilinx.com/support/answers/21667.htm |
|
|
|
|
|
是的，谢谢大家 - 我会调查一下，但这听起来肯定是解决方案。
艾伦 以上来自于谷歌翻译 以下为原文 Yes thank you everyone - I will look into this but that definately sounds like the solution. Allan |
|
|
|
|
只有小组成员才能发言，加入小组>>
2361 浏览 7 评论
2780 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2414 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
730浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
524浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
336浏览 1评论
742浏览 0评论
1935浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1765
评论
淘帖
714
