Spartan-6硬件中的DCM

大家好，
我使用Xilinx SP 601 spartan  -  6评估套件。
我有两个疑问
1.我对我的设计进行了模拟（大小为40％的斯巴达-6），并在套件中对设计进行了编程。
只有输入是用于数据，时钟和复位的DIP开关。
硬件输出与模拟完全不同。
在验证设计时我缺少什么？
2. DCM_SP组件在我的设计中使用简单的PISO（PISO的输入来自DIP开关）进行整合。当我模拟代码时，它给出了正确的结果。
但是当它在硬件中实现时，输出不会到来。
我是否应该应用任何约束？
DCM实例化：
DCM_SP_inst：DCM_SP通用映射（CLKDV_DIVIDE => 16.0， -  CLKDV除值 - （1.5,2,2.5,3,3.5,4,4,5,5,5.5,6,6.5,7,7.5,8,9,10
，11,12,13,14,15,16）.CLKFX_DIVIDE => 32， -  CLKFX输出的分频值 -  D  - （1-32）CLKFX_MULtiPLY => 2， -  CLKFX输出的乘法值 -  M  - （
2-32）CLKIN_DIVIDE_BY_2 => FALSE， -  CLKIN除以2（TRUE / FALSE）CLKIN_PERIOD => 10.0， - 在nS中指定的输入时钟周期CLKOUT_PHASE_SHIFT =>“NONE”， - 输出相移（NONE，FIXED，
VARIABLE）CLK_FEEDBACK =>“1X”， - 反馈源（NONE，1X，2X）DESKEW_ADJUST =>“SYSTEM_SYNCHRONOUS”， -  SYSTEM_SYNCHRNOUS或SOURCE_SYNCHRONOUS DFS_FREQUENCY_MODE =>“LOW”， - 不支持 - 不要更改值DLL_FREQUENCY_MODE =>
“LOW”， - 不支持 - 不要更改值DSS_MODE =>“NONE”， - 不支持 - 不要更改值DUTY_CYCLE_CORRECTION => TRUE， - 不支持 - 不要更改值FACTORY_JF => X“c080”， -
不支持 - 不要更改值PHASE_SHIFT => 0， - 固定相移量（-255到255）
）STARTUP_WAIT => FALSE  - 延迟配置DONE直到DCM_SP LOCKED（TRUE / FALSE））端口映射（CLK0 =>开路， -  1位0度时钟输出CLK180 =>开路， -  1位180度时钟输出
CLK270 =>开路， -  1位270度时钟输出CLK2X =>开路， -  1位2X时钟频率时钟输出CLK2X180 =>开路， -  1位2倍时钟频率，180度时钟输出CLK90 =>
开路， -  1位90度时钟输出CLKDV => clk， -  1位分频时钟输出CLKFX =>开路， -  1位数字频率合成器输出（DFS）CLKFX180 =>开路， -  1-
位180度CLKFX输出LOCKED =>开路， -  1位DCM_SP锁定输出PSDONE =>开路， -  1位相移完成输出STATUS =>开路， -  8位DCM_SP状态输出CLKFB =>开路，
-  1位时钟反馈输入CLKIN => MCLK， -  1位时钟输入DSSEN =>开路， -  1位不支持，指定为GND。
PSCLK =>开路， -  1位移相时钟输入PSEN =>开路， -  1位相移使能PSINCDEC =>开路， -  1位相移增量/减量输入RST => RST  -  1
位有效高电平复位输入）;
实施过程中的警告信息是
警告：ConstraintSystem：4  - 约束16 HIGH 50％>：此约束将被忽略，因为相对时钟链包含循环引用。
警告：ConstraintSystem：65  - 约束* 16 HIGH 50％>覆盖约束ns HIGH 50％;> [communicationsystem.ucf（48）]。
警告：NgdBuild：1345  - 约束ns HIGH 50％;> [communicationsystem.ucf（48）]被约束覆盖。
覆盖约束通常来自输入网表或ncf文件。
请设置XIL_NGDBUILD_CONSTR_OVERRIDE_ERROR以将此消息提升为错误。
FPGA怪胎



以下为原文

Hi all,

I use Xilinx SP 601 spartan - 6 evaluation kit. I have two doubts

1.  I had run a simulation of my design (size of 40% of spartan-6) and programmed the design in the kit. Only inputs are DIP switch for data ,clock and reset.  The outputs in hardware is completely different from simulation. What am I missing in verifying the design?

2. DCM_SP component is being integerated with a simple PISO ( input of PISO is from DIP switch) in my design. When I simulate the code, it is giving the correct results. But when it is implemented in the hardware, output is not coming. Should I have to apply any constraint?  

DCM instantiation:

   DCM_SP_inst : DCM_SP
   generic map (
      CLKDV_DIVIDE => 16.0,                   -- CLKDV divide value
                                             -- (1.5,2,2.5,3,3.5,4,4.5,5,5.5,6,6.5,7,7.5,8,9,10,11,12,13,14,15,16).
      CLKFX_DIVIDE =>32,                     -- Divide value on CLKFX outputs - D - (1-32)
      CLKFX_MULTIPLY => 2,                   -- Multiply value on CLKFX outputs - M - (2-32)
      CLKIN_DIVIDE_BY_2 => FALSE,            -- CLKIN divide by two (TRUE/FALSE)
      CLKIN_PERIOD => 10.0,                  -- Input clock period specified in nS
      CLKOUT_PHASE_SHIFT => "NONE",          -- Output phase shift (NONE, FIXED, VARIABLE)
      CLK_FEEDBACK => "1X",                  -- Feedback source (NONE, 1X, 2X)
      DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", -- SYSTEM_SYNCHRNOUS or SOURCE_SYNCHRONOUS
      DFS_FREQUENCY_MODE => "LOW",           -- Unsupported - Do not change value
      DLL_FREQUENCY_MODE => "LOW",           -- Unsupported - Do not change value
      DSS_MODE => "NONE",                    -- Unsupported - Do not change value
      DUTY_CYCLE_CORRECTION => TRUE,         -- Unsupported - Do not change value
      FACTORY_JF => X"c080",                 -- Unsupported - Do not change value
      PHASE_SHIFT => 0,                      -- Amount of fixed phase shift (-255 to 255)
      STARTUP_WAIT => FALSE                  -- Delay config DONE until DCM_SP LOCKED (TRUE/FALSE)
   )
   port map (
      CLK0 => open,         -- 1-bit 0 degree clock output
      CLK180 => open,     -- 1-bit 180 degree clock output
      CLK270 => open,     -- 1-bit 270 degree clock output
      CLK2X => open,       -- 1-bit 2X clock frequency clock output
      CLK2X180 => open, -- 1-bit 2X clock frequency, 180 degree clock output
      CLK90 => open,       -- 1-bit 90 degree clock output
      CLKDV => clk,       -- 1-bit Divided clock output
      CLKFX => open,       -- 1-bit Digital Frequency Synthesizer output (DFS)
      CLKFX180 => open, -- 1-bit 180 degree CLKFX output
      LOCKED => open,     -- 1-bit DCM_SP Lock Output
      PSDONE => open,     -- 1-bit Phase shift done output
      STATUS => open,     -- 8-bit DCM_SP status output
      CLKFB => open,       -- 1-bit Clock feedback input
      CLKIN => MCLK,       -- 1-bit Clock input
      DSSEN => open,       -- 1-bit Unsupported, specify to GND.
      PSCLK => open,       -- 1-bit Phase shift clock input
      PSEN => open,         -- 1-bit Phase shift enable
      PSINCDEC => open, -- 1-bit Phase shift increment/decrement input
      RST => RST            -- 1-bit Active high reset input
   );

The warning messages during implementation are

WARNING:ConstraintSystem:4 - Constraint    16 HIGH 50%>: This constraint will be ignored because the relative clock
   chain contains a circular reference.

WARNING:ConstraintSystem:65 - Constraint    * 16 HIGH 50%> overrides constraint    ns HIGH 50%;> [communicationsystem.ucf(48)].
WARNING:NgdBuild:1345 - The constraint    ns HIGH 50%;> [communicationsystem.ucf(48)] is overridden by the constraint
   . The overriden
   constraint usually comes from the input netlist or ncf files. Please set
   XIL_NGDBUILD_CONSTR_OVERRIDE_ERROR to promote this message to an error.

FPGA freak

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