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对不起，但正如我已经说过的那样，我已经拥有了PLL电子表格。
我错过了什么，DCM的动态重配置的地址和值与PLL相同吗？ 至少地址总线是7位而不是5位宽。 问候， EdKaBuck |
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你有没有提到过AR＃24486中提到的ug191来获取DCM的DRP信息？
如果不是，请参阅表5-2,5-3，了解DCM动态重配置的地址和值 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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看起来我要道歉！
比较使用DRP更改PLL和DCM上的设置的可能性，我预计在DCM的情况下会更多。 在PLL上有17个寄存器。 在所有6个时钟输出上，可以设置分频因子，占空比和相位。 有关更多信息，请参阅AR：http：//www.xilinx.com/support/answers/24486.htm。 在DCM上，在地址41h，50h和51h有3个寄存器。 只能设置乘法和除法（M / D）值。 有关更多信息，请参阅UG191的表5-2和5-3。 更改DCM相移的唯一方法是通过DCM的相移端口（PCLK，PSINCDEC，PSEN，PSDONE）。 有关更多信息，请参阅第2章：UG190的时钟管理技术。 亲切的问候， EdKaBuck |
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