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嗨，当在Planahead 10.1中运行DRC检查时，我收到此错误：位于DCM_ADV_X0Y5的DCM clock_divider_i连接到位于BUFGCTRL_X0Y25的BUFG bufg_inst。
为了正确操作，它们都应放在同一半上。 BUFGCTRL输入由IBUFDS驱动，均在上半部分。 DCM位于下半部分。 但是，Virtex-5用户指南在第47页中说明：2。 BUFGCTRL - 内部全局时钟缓冲器任何BUFGCTRL都可以使用专用的全局路由驱动Virtex-5器件中的任何DCM。 当用于串联连接两个DCM时，BUFGCTRL可以驱动DCM CLKIN引脚。 根据手册判断，似乎对驱动DCM的BUFGCTRL的位置没有限制。 我应该相信哪一个：Virtex-5手册还是Planahead的DRC？ 提前致谢， -拍 http://tuxengineering.com 
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3个回答
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我只是用您定义的LOC实现它并检查FED以确定它是否正确路由以确定。
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连接规则的不同之处在于连接顺序。
连接到DCM的CLKIN的IBUFG输出必须在同一区域中连接到DCM的CLKIN的BUFG输出可以是任何地方连接到BUFG输入的DCM CLK输出必须在同一区域 正常时钟电路应该是IBUFG - > DCM - > BUFG，除非你做了一些不寻常的事情并且所有这些应该在同一个区域。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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嗨，大家好，
谢谢你的回复。 看来这是Planahead DRC检查中的错误。 我正在提交一个网页，让他们了解它。 Bitgen的DRC检查没有看到错误，与用户手册和mcgettigan的发布规则相匹配。 要设置记录，因为我在解释输入时钟时出错了： DCM用于Aurora内核，分为来自GTP的时钟2。 （在顶部）GTP - > BUFG - >（到底部） - > DCM - > BUFG 所以BUFG到DCM是（错误地imho）触发DRC错误的连接。 再次感谢， -拍 http://tuxengineering.com |
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