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赛灵思: 赛灵思; 收藏|RSS 经验: 9|组长: 曾12345

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在VC707上运行的设计配置丢失	郭雨桐 2019-9-11	51227	jf_09411380 09-20 23:03
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电	jf_74710039 2023-12-25	1551	jf_09411380 09-20 00:08
求一块XILINX开发板KC705，VC707，KC105和KCU1500	jf_09411380 2024-7-20	1390	陈俊 07-22 16:14
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？	Chris1218 2023-9-14	1769	贾伟刚 09-21 09:37
lvds 接口的ADC数据采集	周冬儿 2023-4-17	0693	周冬儿 04-17 15:28
这颗赛灵思是限制料还是翻新料？	新鲜词汇 2023-2-24	01976	新鲜词汇 02-24 17:01
如何将DDR中的数据传输到PC上	小贤贤 2022-11-20	0771	小贤贤 11-20 10:46
high-speed-selectIO	Mr苦瓜不苦 2022-9-23	11812	laoshu666 10-28 10:48
使用Xilinx异步FIFO常见的坑	苏宇樵 2021-2-4	25858	Tansh 10-18 10:06
在使用xc5vsx95T时JTAG扫片不成功，测量TDO无信号输出	阮少华 2022-9-7	02440	阮少华 09-07 11:32
asd123如何使用XUP USB-JTAG对anxcvu9p-flgb2104-2-i进行编程	258258333 2022-2-18	01387	258258333 02-18 18:47
Xilinx中的加密源码和tcl脚本	jf_97495691 2021-6-20	13976	九品大司码 11-26 15:19
如何使用XUP USB-JTAG对anxcvu9p-flgb2104-2-i进行编程	徐慧 2020-6-9	818184	yjh17685289652 11-24 22:40
在Vivado中Block Design如何改名称？	朱筱杰 2021-8-6	05595	朱筱杰 08-06 16:04
请问高温环境下的FPGA哪种速度等级更合适？	张秀梅 2019-7-30	1218557	syjdhr 08-03 10:47
如何将多个verilog文件加密为一个encerpted文件？	刘恩彤 2020-5-19	49407	jf_97495691 06-20 17:38
需要什么工具才能自定义FPGA编程	李先吊 2019-5-30	512650	jf_73552628 06-15 21:04
请问kc705以太网PHY该如何调试？	赵鑫 2019-9-24	712125	jf_53200444 05-30 16:44
K7系列FPGA的具体帧地址分布表	iloveliujie 2021-5-16	02086	iloveliujie 05-16 11:56
如何将我想要生成的信号发送到FPGA	王晗 2019-2-22	311639	duan枫叶 05-14 17:13
求助，zynq 7015 中linux下reboot会卡住	泰瑞堡 2021-5-12	113610	泰瑞堡 05-13 17:31
Sysgen许可证签出失败的原因？	张玉梅 2020-5-25	210949	jf_13524604 05-04 15:56
vivado三速以太网IP核怎么用	刘杨鹏 2021-4-15	010317	刘杨鹏 04-15 12:58
Zynq在非JTAG模式下的启动配置流程	李海玮 2021-3-17	19249	王坤 03-18 15:53
找不到Vivado头文件的原因？使用Vivado头文件的注意事项？	张晓宁 2021-3-11	112017	张晓宁 03-11 06:06
AXI-DMA怎么批量发送数据到DMA？	徐晨曦 2021-3-10	22002	徐晨曦 03-10 06:57
阻止任务级别并行性的常见情况	h1654155275.5814 2021-3-9	28211	h1654155275.5814 03-09 06:58
更新Vivado硬件平台后如何快捷更新Vitis工程？	成尔秩 2021-3-8	19150	成尔秩 03-08 08:00
BRAM IP核包括哪几种类型？怎么使用？	徐歌 2021-3-8	19782	徐歌 03-08 07:11
Vivado生成bit流失败怎么解决？	王成 2021-3-5	19015	王成 03-05 06:37