完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
在工程项目中常常使用xilinx的IP时常会遇到一些加密的verilog和vhdl，打开后是以Xlx开始的十六进制文件，某些IP中的tcl和ttcl也是用这种方式保存的十六进制文件。vivado中使用这些文件都没有什么问题，就想知道这些文件是如何产生出来的?
1
|
|
相关推荐
1 个讨论
|
|
|
我也很好奇这个问题
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2360 浏览 7 评论
2779 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2411 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
725浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
520浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
330浏览 1评论
734浏览 0评论
1933浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3924
评论
淘帖
2342
0
