Vivado 2015.3中使用MIG软件构建了DDR3执行突发读取时数据不准确的原因？

你好，
我在Vivado 2015.3中使用MIG软件构建了DDR3。
用户界面宽512位，突发长度为8。
我写了一些测试代码，写入地址从0到1024，每次递增8（由于突发大小）。
这是由处理命令接口的进程编写的。
它将保持地址ifapp_rdy = 0，否则它将在每个时钟递增地址，直到达到最大值。
无论如何都保持高位，直到发送所有命令。
另一个进程处理写入接口，并在每个时钟设置一个新的数据总线值，除非app_wdf_rdy为0，在这种情况下它将保持数据直到它为止.Bothapp_wdf_wren和​​app_wdf_end保持高电平，直到所有数据都被发送。
一段时间后，命令和写入接口将完成。
然后，我从命令接口请求读取，将地址设置为0到1024，除非app_rdy为低，否则递增每个时钟，在这种情况下，我们保持address.app_en始终保持高电平直到完成。
我关心的是命令和写接口之间的同步。
我希望这是核心内容。
但是，当我执行突发读取时，通常在核心将app_rd_data_valid设置为高时开始时给出不正确的数据。
经过多个时钟周期后它似乎是正确的，但我觉得我没有正确驱动用户界面。
我为每次写入写了一个写命令。
但是，由于app_rdy和app_wdf_rdy信号变低，我必须保持命令和写入密码。
我担心2时钟规则，因为我可以执行带有地址的写命令，但是在将该地址的数据写入写入FIFO之前，app_wdf_rdy可能会超过2个时钟。
我假设addr是DDR中需要的地址，每次都要增加8，因为我们正在进行8次突发。
在开始之前，我的两个进程都会等到校准完成。
我并不总是得到不正确的数据。
我跑了4次测试成功后退，但在5日失败了。
我还尝试将这些进程结合起来进行更低效的写入。
在设置命令和写入总线enableapp_en和app_wdf_wren / app_wdf_ends同时检查到app_rdy和app_wdf_rdy是否为高。
然而，我发现当我查看我的模拟时，app_rdy在我设置启用时立即掉线，但是app_wdf_rdy保持高位，所以我回到了单独的过程。
我正在考虑进入AXI界面构建，但宁愿让这个工作。
我的波形看起来与示例流量生成器类似，但数据不同。
我错过了什么吗？
非常感谢您提供任何帮助。
干杯
菲尔