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李裕伦

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他的提问 39 他的回答 316 去回答

回答了问题 2018-10-30 11:30

Vivado错误格式化

Joyalar

嗨@nibal 这是指安装区域内的bd.tcl。 C：\赛灵思\ Vivado \ 2015.4 \ DATA \ IP \赛灵思\ blk_mem_gen_v8_3 \ BD 在bd文件中检查BRAM实例的这些行。 set_property CONFIG.MASTER_TYPE“OTHER”$ busif if {$ tdp == ...
回答了问题 2018-10-29 15:50

ILA存在时实施失败

xieweibin

感谢更新。恩，那就对了。问候 Sikta 以上来自于谷歌翻译以下为原文 Thanks for the update. Yes thats right. Regards Sikta
回答了问题 2018-10-29 14:57

ILA存在时实施失败

xieweibin

插入ILA时的时序故障可以是两种类型1. ILA本身的故障路径2. dbg_hub中的故障路径在第一种情况下，确保探头宽度小于200 在第二节，上面提到的约束将会出现。让我们举两个例子1.只有一个ILA @ 300Mhz 在这种情况下， ...
回答了问题 2018-10-26 15:43

Vivado 2016中的路由延迟控制

723662364d

是的，您可以为延迟组件添加缓冲区或idelay。使用DONT_TOUCH以避免修剪或合并。您还可以通过tcl命令修改网表。问候 Sikta 以上来自于谷歌翻译以下为原文 Yes you can add buffers or idelays for the delay c ...
回答了问题 2018-10-26 15:41

如何定位超级逻辑区域

zhangmin123

在某些情况下，您可能需要手动分配到SLR。如果工具找不到满足设计要求的解决方案，或者运行间重复性很重要，则可能需要手动SLR分配。要执行手动SLR分配： 1.创建大型PBlock（区域组）。 2.将设计的部分分配给这些区 ...
回答了问题 2018-10-26 09:29

路由占用太多时间

wznnzw

从日志来看，由于节点重叠很多，它看起来似乎是一个拥挤的设计。你可以运行一些策略：＃1 Place_design -directive探索 Route_design -directive探索＃2 place_design -directive ExtraNetDelay_high phys_opt_de ...
回答了问题 2018-10-25 15:39

可以在Vivado时序分析器工具中指定温度和电压值来估算设计时序吗？

evaluation

嗨桑卡，查看本教程的第三个实验。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx2013_2/ug986-vivado-tutorial-implementation.pdf A）Vivado DesignSuitedoes没有等效的TEMPERATURE约束命令， ...
回答了问题 2018-10-25 15:38

怎么在Vidado中运行实现后提取位置？

60user170

http://www.xilinx.com/support/answers/53938.htm 以上来自于谷歌翻译以下为原文 http://www.xilinx.com/support/answers/53938.htm
回答了问题 2018-10-25 15:23

PlanAhead实施出错

trfchjc

你想用哪种IP？如果它与设备无关，我建议尝试使用其他设备。这将确认问题是否与IP或设备部件有关。问候 Sikta 以上来自于谷歌翻译以下为原文 Which IP are you trying to use? If it has nothing to do with ...
回答了问题 2018-10-23 12:21

阶段3细节放置永远不会结束

jufenyi

@sembarc_xil请告诉我你的结果。以上来自于谷歌翻译以下为原文 @sembarc_xil Please keep me posted with your results.
回答了问题 2018-10-23 11:47

阶段3细节放置永远不会结束

jufenyi

限制也适用于DSP / BRAM。这是在2014.1修复。你可以尝试增加该pblock的宽度吗？以上来自于谷歌翻译以下为原文 The limitation is for DSP/BRAM as well. This is fixed in 2014.1. Can you try by increas ...
回答了问题 2018-10-23 11:19

阶段3细节放置永远不会结束

jufenyi

pblocks太小了吗？使用较小尺寸的plocks处理时存在一个错误。（放置器宽度为1的panthandle pblocks）。你能看看吗？以上来自于谷歌翻译以下为原文 Are the pblocks too small? There was a bug for handling ...
回答了问题 2018-10-23 10:50

用作AND/OR逻辑的数字是什么意思

60user55

片中的LUT站点可用于实现简单的LUT，LUT RAM或移位寄存器。寄存器站点可用于实现触发器或锁存器。 Latch可以用作逻辑“AND / OR”，它们是原型。 AND2B1L和OR2L双输入门保存LUT资源并初始化为a 上电和GSR断言的已 ...
回答了问题 2018-10-23 10:50

阶段3细节放置永远不会结束

jufenyi

你能试试2013.3吗？它可能会有所帮助或提供更好的错误。以上来自于谷歌翻译以下为原文 Can you try in 2013.3? It might help or give a better error.
回答了问题 2018-10-22 12:43

Vivado2013.3实现失败

freexhd

我的意思是你离开跑步的时间足够长。你能发送设计文件吗？我可以在2013年对此进行测试。您可以尝试的其他几件事情就是尝试一些策略（探索是经过验证的策略）以上来自于谷歌翻译以下为原文 What I meant was ...

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