完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
大家好，
我的设计是针对ZynQ FPGA（Vivado2013.3），它在PL和PS逻辑中具有PCIe（AXI PCIE桥）。 当我尝试生成位文件时，由于3个警告，实现失败。 他们是 [Common 17-301]无法获得许可证：Internal_bitstream [放置30-12]找到具有多个IO标准的IO总线FIXED_IO_mio。 与该总线相关的组件是：IOStandard LVCMOS18的FIXED_IO_mio [15]（用于UART）IOStandard HSTL_I_18的FIXED_IO_mio [16]（用于以太网） [路线35-41]在大量引脚上检测到异常高的保持违规。 这可能导致高路由器运行时间 我已正确地给出了所有限制。 为什么没有实施？ 谢谢 维诺德 以上来自于谷歌翻译 以下为原文 Hi All, My design is for ZynQ FPGA (Vivado2013.3) which has PCIe (AXI PCIE bridge) in PL and PS logic. When I try to generate the bit file, implementation fails due to 3 warnings. they are
Thanks Vinod 
0
|
|
相关推荐
10个回答
|
|
|
你好
我只在Windows上运行它。 我在32位和64位操作系统上运行它。 实施在该实例中失败/停止（阶段3初始路由）。 我试过2,3次。 解决方案：我在高速PC（最小8GB RAM + 3G四核处理器）上运行64位操作系统上的设计来解决该警告。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi Am running it on windows only. I ran it on both 32 and 64 bit OS. Implementation is failing/stopping at that instance(Phase 3 Initial Routing). 2,3 times i tried. Solution: I ran the design on 64 bit OS on high speed PC (min 8GB RAM + 3G Quad core) for solving that warning. View solution in original post |
|
|
|
|
|
你有什么执照？
你能检查MIO [15]和MIO [16]的IOSTANDARDS吗？你能检查一下Zynq PS配置中的MIO引脚是否正确分配而没有任何重叠吗？ 以上来自于谷歌翻译 以下为原文 What license do you have? Can you check the IOSTANDARDS of MIO [15] and MIO [16]? Can you check if the MIO pins are assigned properly in the Zynq PS configuration without any overlaps? |
|
|
|
|
|
这些是警告，而不是错误。
你有路由器吗？ 检查impl_1运行文件夹。 您是否拥有有效的比特流生成许可证？ 以上来自于谷歌翻译 以下为原文 These are warnings and not errors. Did you get a routed dcp? Check in the impl_1 run folder. Do you have a valid license for bitstream generation? |
|
|
|
|
|
嗨Sampat，
谢谢你的回复。 我有许可证（不完全确切），这不是eval许可证。 其他位文件正在生成。 我修改了IOSTANDARDS的以太网HSTL_18到LVCMOS18以解决IOSTANDARDS ISSUE问题。 我已经通过删除其中的PCIe创建了其他设置并成功运行了位文件（仅PL中的PS逻辑和BRAM）。 只有当我将PCIE添加到我的逻辑中时才会出现问题。 “在大量引脚上检测到异常高的保持违规。这可能导致路由器运行时间过长” 谢谢 --Vinod 以上来自于谷歌翻译 以下为原文 Hi Sampat, Thanks for u reply. I have license (dont know exactly) which is not an eval licence. other bit files are generating properly. I have modifed IOSTANDARDS of Ethernet's HSTL_18 to LVCMOS18 for solving IOSTANDARDS ISSUE. I have created other setup by removing the PCIe in it and ran the bit file successfully (only PS logic and BRAM in PL). The issue is coming only when I add PCIE to my logic. "Unusually high hold violations were detected on a large number of pins. This may result in high router runtime" Thanks --Vinod |
|
|
|
|
|
嗨Vinod
这些都是警告。 你能附上你的日志吗？ http://www.xilinx.com/support/answers/57408.html 问候 Sikta 以上来自于谷歌翻译 以下为原文 Hi Vinod These are all warnings. Can you attach your log? http://www.xilinx.com/support/answers/57408.html Regards Sikta |
|
|
|
|
|
嗨Siktap，
仅生成placement_DCP文件。 路由dint发生，所以routed_dcp dint生成。 我正在附上日志文件。 请检查。 runme.log 42 KB 以上来自于谷歌翻译 以下为原文 Hi Siktap, Only placed_DCP file generated. Routing dint happend so routed_dcp dint generated. Am attching the log file. Pls check. |
|
|
|
|
|
从日志中，它似乎停留在第3阶段初始路由。
是Windows还是Linux机器？ 你可以再跑一段时间吗？ 以上来自于谷歌翻译 以下为原文 From the log, it seems to be stuck at Phase 3 Initial Routing. Is it Windows or linux machine? Can you leave the run for sometime more? |
|
|
|
|
|
你好
我只在Windows上运行它。 我在32位和64位操作系统上运行它。 实施在该实例中失败/停止（阶段3初始路由）。 我试过2,3次。 解决方案：我在高速PC（最小8GB RAM + 3G四核处理器）上运行64位操作系统上的设计来解决该警告。 以上来自于谷歌翻译 以下为原文 Hi Am running it on windows only. I ran it on both 32 and 64 bit OS. Implementation is failing/stopping at that instance(Phase 3 Initial Routing). 2,3 times i tried. Solution: I ran the design on 64 bit OS on high speed PC (min 8GB RAM + 3G Quad core) for solving that warning. |
|
|
|
|
|
我的意思是你离开跑步的时间足够长。
你能发送设计文件吗？ 我可以在2013年对此进行测试。 您可以尝试的其他几件事情就是尝试一些策略（探索是经过验证的策略） 以上来自于谷歌翻译 以下为原文 What I meant was did you leave the run long enough. Can you send the design file? I can test this in 2013.4. Few other things that you could try is to try with few strategies (Explore is a proven one) |
|
|
|
|
|
嗨西卡，
是的，我只设计了更多时间。 我无法在这里附上设计。（zip文件超过80MB） 这是我设计的链接 http://forums.xilinx.com/t5/Implementation/Vivado2013-3-Implementation-fail-issue/m-p/410763#M7992 请尝试在你的系统中开发它。 以上来自于谷歌翻译 以下为原文 Hi Sikta, Yes I ran the design more time only. I'm not able to attach the design here.( zip file is more than 80MB) here is the link of my design http://forums.xilinx.com/t5/Implementation/Vivado2013-3-Implementation-fail-issue/m-p/410763#M7992 pls try developing it in ur system. |
|
|
|
|
只有小组成员才能发言，加入小组>>
3118 浏览 7 评论
3407 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2873 浏览 9 评论
3966 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
3057 浏览 15 评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
1325浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
1167浏览 1评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
4481
评论
淘帖
1486
